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CSC_MAINDIV1(15) | \
CSC_MAINDIV2(8) | \
CSC_PREDIV(17) | \
CSC_PS1 | \
CSC_PCLKDIV2)
/* CSC macro for CPU: 66 MHz; AHB: 66 MHz; APB: 16.5 MHz (/4) */
#define CSC_66_66_16 (CSC_HCLKDIV1 | \
CSC_MAINDIV1(15) | \
CSC_MAINDIV2(8) | \
CSC_PREDIV(17) | \
CSC_PS1 | \
CSC_PCLKDIV4)
/* CSC macro for CPU: 66 MHz; AHB: 66 MHz; APB: 33 MHz (/2) */
#define CSC_66_66_33 (CSC_HCLKDIV1 | \
CSC_MAINDIV1(15) | \
CSC_MAINDIV2(8) | \
CSC_PREDIV(17) | \
CSC_PS1 | \
CSC_PCLKDIV2)
/* CSC macro for CPU: 75 MHz; AHB: 75 MHz; APB: 18.75 MHz (/4) */
#define CSC_75_75_19 (CSC_HCLKDIV1 | \
CSC_MAINDIV1(11) | \
CSC_MAINDIV2(16) | \
CSC_PREDIV(21) | \
CSC_PS1 | \
CSC_PCLKDIV4)
/* CSC macro for CPU: 75 MHz; AHB: 75 MHz; APB: 37.5 MHz (/2) */
#define CSC_75_75_37 (CSC_HCLKDIV1 | \
CSC_MAINDIV1(11) | \
CSC_MAINDIV2(16) | \
CSC_PREDIV(21) | \
CSC_PS1 | \
CSC_PCLKDIV2)
/* CSC macro for CPU: 100 MHz; AHB: 50 MHz; APB: 12.5 MHz (/4) */
#define CSC_100_50_12 (CSC_HCLKDIV2 | \
CSC_MAINDIV1(5) | \
CSC_MAINDIV2(29) | \
CSC_PREDIV(14) | \
CSC_PS1 | \
CSC_PCLKDIV4)
/* CSC macro for CPU: 100 MHz; AHB: 50 MHz; APB: 25 MHz (/2) */
#define CSC_100_50_25 (CSC_HCLKDIV2 | \
CSC_MAINDIV1(5) | \
CSC_MAINDIV2(29) | \
CSC_PREDIV(14) | \
CSC_PS1 | \
CSC_PCLKDIV2)
/* CSC macro for CPU: 100 MHz; AHB: 100 MHz; APB: 12.5 MHz (/8) */
#define CSC_100_100_12 (CSC_HCLKDIV1 | \
CSC_MAINDIV1(5) | \
CSC_MAINDIV2(29) | \
CSC_PREDIV(14) | \
CSC_PS1 | \
CSC_PCLKDIV8)
/* CSC macro for CPU: 100 MHz; AHB: 100 MHz; APB: 50 MHz (/2) */
#define CSC_100_100_50 (CSC_HCLKDIV1 | \
CSC_MAINDIV1(5) | \
CSC_MAINDIV2(29) | \
CSC_PREDIV(14) | \
CSC_PS1 | \
CSC_PCLKDIV2)
/* CSC macro for CPU: 132 MHz; AHB: 33 MHz; APB: 8.25 MHz (/4) */
#define CSC_132_33_8 (CSC_HCLKDIV4 | \
CSC_MAINDIV1(11) | \
CSC_MAINDIV2(23) | \
CSC_PREDIV(16) | \
CSC_PS1 | \
CSC_PCLKDIV4)
/* CSC macro for CPU: 132 MHz; AHB: 33 MHz; APB: 16.5 MHz (/4) */
#define CSC_132_33_16 (CSC_HCLKDIV4 | \
CSC_MAINDIV1(11) | \
CSC_MAINDIV2(23) | \
CSC_PREDIV(16) | \
CSC_PS1 | \
CSC_PCLKDIV2)
/* CSC macro for CPU: 132 MHz; AHB: 66 MHz; APB: 16.5 MHz (/4) */
#define CSC_132_66_16 (CSC_HCLKDIV2 | \
CSC_MAINDIV1(11) | \
CSC_MAINDIV2(23) | \
CSC_PREDIV(16) | \
CSC_PS1 | \
CSC_PCLKDIV4)
/* CSC macro for CPU: 132 MHz; AHB: 66 MHz; APB: 33 MHz (/2) */
#define CSC_132_66_33 (CSC_HCLKDIV2 | \
CSC_MAINDIV1(11) | \
CSC_MAINDIV2(23) | \
CSC_PREDIV(16) | \
CSC_PS1 | \
CSC_PCLKDIV2)
/* CSC macro for CPU: 150 MHz; AHB: 75 MHz; APB: 18.75 MHz (/4) */
#define CSC_150_75_19 (CSC_HCLKDIV2 | \
CSC_MAINDIV1(13) | \
CSC_MAINDIV2(17) | \
CSC_PREDIV(12) | \
CSC_PS1 | \
CSC_PCLKDIV4)
/* CSC macro for CPU: 150 MHz; AHB: 75 MHz; APB: 37.5 MHz (/2) */
#define CSC_150_75_37 (CSC_HCLKDIV2 | \
CSC_MAINDIV1(13) | \
CSC_MAINDIV2(17) | \
CSC_PREDIV(12) | \
CSC_PS1 | \
CSC_PCLKDIV2)
/* CSC macro for CPU: 166 MHz; AHB: 41.7 MHz; APB: 20.8 MHz (/2) */
#define CSC_166_42_21 (CSC_HCLKDIV4 | \
CSC_MAINDIV1(13) | \
CSC_MAINDIV2(28) | \
CSC_PREDIV(18) | \
CSC_PS1 | \
CSC_PCLKDIV2)
/* CSC macro for CPU: 166 MHz; AHB: 83.4 MHz; APB: 21 MHz (/4) */
#define CSC_166_83_21 (CSC_HCLKDIV2 | \
CSC_MAINDIV1(13) | \
CSC_MAINDIV2(28) | \
CSC_PREDIV(18) | \
CSC_PS1 | \
CSC_PCLKDIV4)
/* CSC macro for CPU: 166 MHz; AHB: 83.4 MHz; APB: 42 MHz (/2) */
#define CSC_166_83_42 (CSC_HCLKDIV2 | \
CSC_MAINDIV1(13) | \
CSC_MAINDIV2(28) | \
CSC_PREDIV(18) | \
CSC_PS1 | \
CSC_PCLKDIV2)
/* CSC macro for CPU: 175 MHz; AHB: 44 MHz; APB: 22 MHz (/2) */
#define CSC_175_44_22 (CSC_HCLKDIV4 | \
CSC_MAINDIV1(13) | \
CSC_MAINDIV2(28) | \
CSC_PREDIV(17) | \
CSC_PS1 | \
CSC_PCLKDIV2)
/* CSC macro for CPU: 175 MHz; AHB: 87 MHz; APB: 22 MHz (/4) */
#define CSC_175_87_22 (CSC_HCLKDIV2 | \
CSC_MAINDIV1(13) | \
CSC_MAINDIV2(28) | \
CSC_PREDIV(17) | \
CSC_PS1 | \
CSC_PCLKDIV4)
/* CSC macro for CPU: 175 MHz; AHB: 87 MHz; APB: 43 MHz (/2) */
#define CSC_175_87_43 (CSC_HCLKDIV2 | \
CSC_MAINDIV1(13) | \
CSC_MAINDIV2(28) | \
CSC_PREDIV(17) | \
CSC_PS1 | \
CSC_PCLKDIV2)
/* CSC macro for CPU: 184 MHz; AHB: 46 MHz; APB: 23 MHz (/2) */
#define CSC_184_46_23 (CSC_HCLKDIV4 | \
CSC_MAINDIV1(13) | \
CSC_MAINDIV2(28) | \
CSC_PREDIV(16) | \
CSC_PS1 | \
CSC_PCLKDIV2)
/* CSC macro for CPU: 184 MHz; AHB: 92 MHz; APB: 23 MHz (/4) */
#define CSC_184_92_23 (CSC_HCLKDIV2 | \
CSC_MAINDIV1(13) | \
CSC_MAINDIV2(28) | \
CSC_PREDIV(16) | \
CSC_PS1 | \
CSC_PCLKDIV4)
/* CSC macro for CPU: 184 MHz; AHB: 92 MHz; APB: 46 MHz (/2) */
#define CSC_184_92_46 (CSC_HCLKDIV2 | \
CSC_MAINDIV1(13) | \
CSC_MAINDIV2(28) | \
CSC_PREDIV(16) | \
CSC_PS1 | \
CSC_PCLKDIV2)
/* CSC macro for CPU: 190 MHz; AHB: 48 MHz; APB: 24 MHz (/2) */
#define CSC_190_48_24 (CSC_HCLKDIV4 | \
CSC_MAINDIV1(13) | \
CSC_MAINDIV2(29) | \
CSC_PREDIV(16) | \
CSC_PS1 | \
CSC_PCLKDIV2)
/* CSC macro for CPU: 190 MHz; AHB: 96 MHz; APB: 24 MHz (/4) */
#define CSC_190_96_24 (CSC_HCLKDIV2 | \
CSC_MAINDIV1(13) | \
CSC_MAINDIV2(29) | \
CSC_PREDIV(16) | \
CSC_PS1 | \
CSC_PCLKDIV4)
/* CSC macro for CPU: 190 MHz; AHB: 96 MHz; APB: 48 MHz (/2) */
#define CSC_190_96_48 (CSC_HCLKDIV2 | \
CSC_MAINDIV1(13) | \
CSC_MAINDIV2(29) | \
CSC_PREDIV(16) | \
CSC_PS1 | \
CSC_PCLKDIV2)
/* CSC macro for CPU: 200 MHz; AHB: 50 MHz; APB: 25 MHz (/2) */
#define CSC_200_50_25 (CSC_HCLKDIV4 | \
CSC_MAINDIV1(12) | \
CSC_MAINDIV2(29) | \
CSC_PREDIV(14) | \
CSC_PS1 | \
CSC_PCLKDIV2)
/* CSC macro for CPU: 200 MHz; AHB: 100 MHz; APB: 12 MHz (/8) */
#define CSC_200_100_12 (CSC_HCLKDIV2 | \
CSC_MAINDIV1(12) | \
CSC_MAINDIV2(29) | \
CSC_PREDIV(14) | \
CSC_PS1 | \
CSC_PCLKDIV8)
/* CSC macro for CPU: 200 MHz; AHB: 100 MHz; APB: 25 MHz (/4) */
#define CSC_200_100_25 (CSC_HCLKDIV2 | \
CSC_MAINDIV1(12) | \
CSC_MAINDIV2(29) | \
CSC_PREDIV(14) | \
CSC_PS1 | \
CSC_PCLKDIV4)
/* CSC macro for CPU: 200 MHz; AHB: 50 MHz; APB: 25 MHz (/2) */
#define CSC_200_100_50 (CSC_HCLKDIV2 | \
CSC_MAINDIV1(12) | \
CSC_MAINDIV2(29) | \
CSC_PREDIV(14) | \
CSC_PS1 | \
CSC_PCLKDIV2)
/* Macro pointing to CSC registers */
#define CLKSC ((CSC_REGS_T *)(CLKSC_BASE))
/* Macro pointing to CSC registers (alternate) */
#define CSC CLKSC
#endif /* LH7A404_CLKSC_H */
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