lh7a400_clksc.h

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							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV4)

/* CPU: 66 MHz; AHB: 66 MHz; APB: 33 MHz (/2) */
#define CLKSET_66_66_33		(CLKSET_HCLKDIV1 | \
							 CLKSET_MAINDIV1(15) | \
							 CLKSET_MAINDIV2(8) | \
							 CLKSET_PREDIV(17) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV2)

/* CPU: 75 MHz; AHB: 75 MHz; APB: 18.75 MHz (/4) */
#define CLKSET_75_75_19		(CLKSET_HCLKDIV1 | \
							 CLKSET_MAINDIV1(11) | \
							 CLKSET_MAINDIV2(16) | \
							 CLKSET_PREDIV(21) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV4)

/* CPU: 75 MHz; AHB: 75 MHz; APB: 37.5 MHz (/2) */
#define CLKSET_75_75_37		(CLKSET_HCLKDIV1 | \
							 CLKSET_MAINDIV1(11) | \
							 CLKSET_MAINDIV2(16) | \
							 CLKSET_PREDIV(21) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV2)

/* CPU: 100 MHz; AHB: 50 MHz; APB: 12.5 MHz (/4) */
#define CLKSET_100_50_12	(CLKSET_HCLKDIV2 | \
							 CLKSET_MAINDIV1(5) | \
							 CLKSET_MAINDIV2(29) | \
							 CLKSET_PREDIV(14) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV4)

/* CPU: 100 MHz; AHB: 50 MHz; APB: 25 MHz (/2) */
#define CLKSET_100_50_25	(CLKSET_HCLKDIV2 | \
							 CLKSET_MAINDIV1(5) | \
							 CLKSET_MAINDIV2(29) | \
							 CLKSET_PREDIV(14) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV2)

/* CPU: 100 MHz; AHB: 100 MHz; APB: 12.5 MHz (/8) */
#define CLKSET_100_100_12	(CLKSET_HCLKDIV1 | \
							 CLKSET_MAINDIV1(5) | \
							 CLKSET_MAINDIV2(29) | \
							 CLKSET_PREDIV(14) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV8)

/* CPU: 100 MHz; AHB: 100 MHz; APB: 50 MHz (/2) */
#define CLKSET_100_100_50  (CLKSET_HCLKDIV1 | \
							 CLKSET_MAINDIV1(5) | \
							 CLKSET_MAINDIV2(29) | \
							 CLKSET_PREDIV(14) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV2)

/* CPU: 132 MHz; AHB: 33 MHz; APB: 8.25 MHz (/4) */
#define CLKSET_132_33_8		(CLKSET_HCLKDIV4 | \
							 CLKSET_MAINDIV1(11) | \
							 CLKSET_MAINDIV2(23) | \
							 CLKSET_PREDIV(16) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV4)

/* CPU: 132 MHz; AHB: 33 MHz; APB: 16.5 MHz (/4) */
#define CLKSET_132_33_16	(CLKSET_HCLKDIV4 | \
							 CLKSET_MAINDIV1(11) | \
							 CLKSET_MAINDIV2(23) | \
							 CLKSET_PREDIV(16) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV2)

/* CPU: 132 MHz; AHB: 66 MHz; APB: 16.5 MHz (/4) */
#define CLKSET_132_66_16	(CLKSET_HCLKDIV2 | \
							 CLKSET_MAINDIV1(11) | \
							 CLKSET_MAINDIV2(23) | \
							 CLKSET_PREDIV(16) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV4)

/* CPU: 132 MHz; AHB: 66 MHz; APB: 33 MHz (/2) */
#define CLKSET_132_66_33	(CLKSET_HCLKDIV2 | \
							 CLKSET_MAINDIV1(11) | \
							 CLKSET_MAINDIV2(23) | \
							 CLKSET_PREDIV(16) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV2)

/* CPU: 150 MHz; AHB: 75 MHz; APB: 18.75 MHz (/4) */
#define CLKSET_150_75_19	(CLKSET_HCLKDIV2 | \
							 CLKSET_MAINDIV1(13) | \
							 CLKSET_MAINDIV2(17) | \
							 CLKSET_PREDIV(12) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV4)

/* CPU: 150 MHz; AHB: 75 MHz; APB: 37.5 MHz (/2) */
#define CLKSET_150_75_37	(CLKSET_HCLKDIV2 | \
							 CLKSET_MAINDIV1(13) | \
							 CLKSET_MAINDIV2(17) | \
							 CLKSET_PREDIV(12) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV2)

/* CPU: 166 MHz; AHB: 41.7 MHz; APB: 20.8 MHz (/2) */
#define CLKSET_166_42_21	(CLKSET_HCLKDIV4 | \
							 CLKSET_MAINDIV1(13) | \
							 CLKSET_MAINDIV2(28) | \
							 CLKSET_PREDIV(18) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV2)

/* CPU: 166 MHz; AHB: 83.4 MHz; APB: 21 MHz (/4) */
#define CLKSET_166_83_21	(CLKSET_HCLKDIV2 | \
							 CLKSET_MAINDIV1(13) | \
							 CLKSET_MAINDIV2(28) | \
							 CLKSET_PREDIV(18) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV4)

/* CPU: 166 MHz; AHB: 83.4 MHz; APB: 42 MHz (/2) */
#define CLKSET_166_83_42	(CLKSET_HCLKDIV2 | \
							 CLKSET_MAINDIV1(13) | \
							 CLKSET_MAINDIV2(28) | \
							 CLKSET_PREDIV(18) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV2)

/* CPU: 175 MHz; AHB: 44 MHz; APB: 22 MHz (/2) */
#define CLKSET_175_44_22	(CLKSET_HCLKDIV4 | \
							 CLKSET_MAINDIV1(13) | \
							 CLKSET_MAINDIV2(28) | \
							 CLKSET_PREDIV(17) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV2)

/* CPU: 175 MHz; AHB: 87 MHz; APB: 22 MHz (/4) */
#define CLKSET_175_87_22    (CLKSET_HCLKDIV2 | \
							 CLKSET_MAINDIV1(13) | \
							 CLKSET_MAINDIV2(28) | \
							 CLKSET_PREDIV(17) | \
							 CLKSET_PS1 | \
                             CLKSET_PCLKDIV4)

/* CPU: 175 MHz; AHB: 87 MHz; APB: 43 MHz (/2) */
#define CLKSET_175_87_43	(CLKSET_HCLKDIV2 | \
							 CLKSET_MAINDIV1(13) | \
							 CLKSET_MAINDIV2(28) | \
							 CLKSET_PREDIV(17) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV2)

/* CPU: 184 MHz; AHB: 46 MHz; APB: 23 MHz (/2) */
#define CLKSET_184_46_23	(CLKSET_HCLKDIV4 | \
							 CLKSET_MAINDIV1(13) | \
							 CLKSET_MAINDIV2(28) | \
							 CLKSET_PREDIV(16) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV2)

/* CPU: 184 MHz; AHB: 92 MHz; APB: 23 MHz (/4) */
#define CLKSET_184_92_23    (CLKSET_HCLKDIV2 | \
							 CLKSET_MAINDIV1(13) | \
							 CLKSET_MAINDIV2(28) | \
							 CLKSET_PREDIV(16) | \
							 CLKSET_PS1 | \
                             CLKSET_PCLKDIV4)

/* CPU: 184 MHz; AHB: 92 MHz; APB: 46 MHz (/2) */
#define CLKSET_184_92_46	(CLKSET_HCLKDIV2 | \
							 CLKSET_MAINDIV1(13) | \
							 CLKSET_MAINDIV2(28) | \
							 CLKSET_PREDIV(16) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV2)

/* CPU: 190 MHz; AHB: 48 MHz; APB: 24 MHz (/2) */
#define CLKSET_190_48_24	(CLKSET_HCLKDIV4 | \
							 CLKSET_MAINDIV1(13) | \
							 CLKSET_MAINDIV2(29) | \
							 CLKSET_PREDIV(16) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV2)

/* CPU: 190 MHz; AHB: 96 MHz; APB: 24 MHz (/4) */
#define CLKSET_190_96_24    (CLKSET_HCLKDIV2 | \
							 CLKSET_MAINDIV1(13) | \
							 CLKSET_MAINDIV2(29) | \
							 CLKSET_PREDIV(16) | \
							 CLKSET_PS1 | \
                             CLKSET_PCLKDIV4)

/* CPU: 190 MHz; AHB: 96 MHz; APB: 48 MHz (/2) */
#define CLKSET_190_96_48	(CLKSET_HCLKDIV2 | \
							 CLKSET_MAINDIV1(13) | \
							 CLKSET_MAINDIV2(29) | \
							 CLKSET_PREDIV(16) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV2)

/* CPU: 200 MHz; AHB: 50 MHz; APB: 25 MHz (/2) */
#define CLKSET_200_50_25	(CLKSET_HCLKDIV4 | \
							 CLKSET_MAINDIV1(12) | \
							 CLKSET_MAINDIV2(29) | \
							 CLKSET_PREDIV(14) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV2)

/* CPU: 200 MHz; AHB: 100 MHz; APB: 25 MHz (/4) */
#define CLKSET_200_100_25	(CLKSET_HCLKDIV2 | \
							 CLKSET_MAINDIV1(12) | \
							 CLKSET_MAINDIV2(29) | \
							 CLKSET_PREDIV(14) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV4)

/* CPU: 200 MHz; AHB: 50 MHz; APB: 25 MHz (/2) */
#define CLKSET_200_100_50	(CLKSET_HCLKDIV2 | \
							 CLKSET_MAINDIV1(12) | \
							 CLKSET_MAINDIV2(29) | \
							 CLKSET_PREDIV(14) | \
							 CLKSET_PS1 | \
							 CLKSET_PCLKDIV2)

/***********************************************************************
 * Default Clock Set code
 **********************************************************************/
#define CLKSET_DEFAULT      CLKSET_200_100_50

#endif /* LH7A400_CLKSC_H */
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lh7a400_clksc.h - 源码说明

本页面展示了「sharp触摸屏测试代码」中的 lh7a400_clksc.h 源码文件，采用 C头文件 编程语言编写，共 468 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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