d_latch.v

Verilog源码10.rar

      ////////////////////////////////////////////
     // D_LATCH.V Version 1.0                  //
    // Example of a behavioral description of //
   // a transparent latch.                   //
  // HDL Synthesis Design Guide for FPGAs   //
 // May 1997                               //
////////////////////////////////////////////

module d_latch (GATE, DATA, Q);

    input  GATE;
    input  DATA;
    output Q;

    reg    Q;

    always @ (GATE or DATA)
    begin: LATCH
	if (GATE == 1'b1) 
	    Q <= DATA;
    end

endmodule