mult.v

来自「148个verilog hdl小程序（有很多testbench）——.」· Verilog 代码 · 共 7 行

7 行

module mult(outcome,a,b);
parameter size=8;
input[size:1] a,b;
output[2*size:1] outcome;
assign outcome=a*b;
endmodule

mult.v - 源码说明

本页面展示了「148个verilog hdl小程序（有很多testbench）——.」中的 mult.v 源码文件，采用 Verilog 编程语言编写，共 7 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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