add8.v

来自「148个verilog hdl小程序（有很多testbench）——.」· Verilog 代码 · 共 8 行

module add8(sum,cout,b,a,cin);
output[7:0] sum;
output cout;
input[7:0] a,b;
input cin;
assign {cout,sum}=a+b+cin;
endmodule