full_add2.v

来自「148个verilog hdl小程序（有很多testbench）——.」· Verilog 代码 · 共 8 行

module full_add2(a,b,cin,sum,cout);
input a,b,cin;
output sum,cout;

assign sum = a ^ b ^ cin;
assign cout = (a & b)|(b & cin)|(cin & a);
endmodule