mux21_1.v

来自「148个verilog hdl小程序（有很多testbench）——.」· Verilog 代码 · 共 6 行

6 行

module MUX21_1(out,a,b,sel);
input a,b,sel;
output out;
assign out=(sel==0)?a:b; 
endmodule

mux21_1.v - 源码说明

本页面展示了「148个verilog hdl小程序（有很多testbench）——.」中的 mux21_1.v 源码文件，采用 Verilog 编程语言编写，共 6 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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