基于LabVIEW的软件数字锁相环实现.pdf
资源简介:基于FPGA的全数字锁相环设计,内有设计过程和设计思想
上传时间: 2013-08-13
上传用户:fqscfqj
资源简介:比较好的技术文章《基于VHDL的全数字锁相环的设计》有关键部分的源代码。
上传时间: 2013-12-24
上传用户:362279997
资源简介:基于VHDL的全数字锁相环的设计 有关键部分的源代码 hehe !
上传时间: 2015-12-18
上传用户:hgy9473
资源简介:基于FPGA的全数字锁相环设计,内有设计过程和设计思想
上传时间: 2017-02-11
上传用户:evil
资源简介:用verilog语言编写的全数字锁相环的源代码,基于fpga平台
上传时间: 2015-06-13
上传用户:wanqunsheng
资源简介:随着现代集成电路技术的发展,锁相环已经成为集成电路设计中非常重要的一个部分,所以对锁相环的研究具有积极的现实意义。然而传统的锁相环大多是数模混合电路,在工艺上与系统芯片中的数字电路存在兼容问题。因此设计一...
上传时间: 2013-06-09
上传用户:mosliu
资源简介:一种改进的全数字锁相环设计 一种改进的全数字锁相环设计
上传时间: 2013-12-24
上传用户:stampede
资源简介:一篇简单易懂的关于数字锁相环概念原理设计的经典文章
上传时间: 2014-01-04
上传用户:hasan2015
资源简介:一个自己编写的全数字锁相环及其测试向量,比较简单但功能基本达到。
上传时间: 2013-12-22
上传用户:xinzhch
资源简介:用于时钟恢复的全数字锁相环设计,可以去掉时钟的抖动。
上传时间: 2016-05-23
上传用户:stewart·
资源简介:一种可编程的全数字锁相环的丝线,可以用来做一个小的课程设计
上传时间: 2014-02-11
上传用户:xwd2010
资源简介:介绍了一种采用N 先于M 环路滤波器的全数字锁相环的设计实现。这种全数字锁 相环采用了N 先于M 环路滤波器,可以达到滤除噪声干扰的目的。文中讲述了这种全数字锁相环的结构和工作原理,提出了各单元电路的设计和实现方法,并给出了关键部件的VHDI 代码,最...
上传时间: 2017-08-18
上传用户:love_stanford
资源简介:采用用verilog语言编写的全数字锁相环的源代码,适合感兴趣的学习者学习,可以提高自己的能力,大家可以多交流哈
上传时间: 2022-05-22
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资源简介:数字锁相环实现源码,有很大的参考价值。 由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成.
上传时间: 2014-01-04
上传用户:zq70996813
资源简介:锁相技术相关专辑 38册 209M三相不平衡时的PWM整流器锁相环设计.pdf
上传时间: 2014-05-05
上传用户:时代将军
资源简介:很好的全数字锁相环源程序,大家有需要的可以看看
上传时间: 2022-07-22
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资源简介:基于FPGA实现的一种新型数字锁相环
上传时间: 2013-08-07
上传用户:2467478207
资源简介:基于ti公司6713dsp的数字锁相环,运行环境为ccs3.1。希望有所帮助。
上传时间: 2015-10-04
上传用户:ma1301115706
资源简介:介绍数字锁相环的基本结构,详细分析基于FPGA的数字锁相环的鉴相器、环路滤波器、压控振荡器各部分的实现方法,并给出整个数字锁相环的实现原理图。仿真结果表明,分析合理,设计正确。
上传时间: 2016-08-12
上传用户:xiaoyunyun
资源简介:基于FPGA实现的一种新型数字锁相环
上传时间: 2014-01-12
上传用户:13160677563
资源简介:基于FPGA实现的一种新型数字锁相环
上传时间: 2014-01-02
上传用户:cylnpy
资源简介:基于锁相环Top-down的建模方法在MATLAB环境下建立数字锁相环完整的仿真模型,并用SIMULINK对数字锁相环的仿真模型进行仿真。
上传时间: 2014-01-15
上传用户:大三三
资源简介:该文档为基于FPGA的数字锁相环的研究与实现总结文档,是一份很不错的参考资料,具有较高参考价值,感兴趣的可以下载看看………………
上传时间: 2022-04-27
上传用户:
资源简介:该文档为基于DSP Builder的带宽自适应全数字锁相环的设计与实现总结文档,是一份很不错的参考资料,具有较高参考价值,感兴趣的可以下载看看………………
上传时间: 2022-05-01
上传用户:
资源简介:基于FPGA设计数字锁相环,提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案
上传时间: 2013-08-19
上传用户:Huge_Brother
资源简介:基于FPGA设计数字锁相环,提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案
上传时间: 2013-12-25
上传用户:dyctj
资源简介:在过去的十几年间,FPGA取得了惊人的发展:集成度已达到1000万等效门、速度可达到400~500MHz。随着FPGA的集成度不断增大,在高密度FPGA中,芯片上时钟的分布质量就变得越来越重要。时钟延时和时钟相位偏移已成为影响系统性能的重要因素。现在,解决时钟延时...
上传时间: 2013-07-06
上传用户:LouieWu
资源简介:关于数字锁相环的一点东西,可以下来看看\r\n
上传时间: 2013-08-26
上传用户:7891
资源简介:PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上;顶层文件是PLL.GDF
上传时间: 2014-06-09
上传用户:daguda
资源简介:用VHDL写的数字锁相环程序 pll.vhd为源文件 pllTB.vhd为testbench
上传时间: 2014-01-20
上传用户:zwei41