提供《浮点加法器的VHDL算法设计 浮点加法器的VHDL算法设计》完整技术工程技术资料下载(归档大小 199 K),包含相关硬件原理图参考、开发文档或源代码工程。
FPGA上浮点加_减法器的设计
资料详细技术说明
· 摘要: 浮点加减运算是现代数字信号处理应用中非常频繁的操作,介绍了字长为20位的TI DSP浮点数在VirtexTM-E系列FPGA上的实现,这种设计在用三拍实现浮点加减运算时,速度达到了80M以上.
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