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基于SEP3203和FPGA的ΣΔDAC设计与实现.rar
资料详细技术说明
嵌入式微处理器+FPGA双核心硬件架构充分地集合了嵌入式微处理器和FPGA的优势，形成了优势互补。嵌入式微处理器内部集成了丰富的外围接口的优势，降低系统的功耗和成本，提供强大的处理功能，成为系统的控制核心；而FPGA在丰富的逻辑资源、可重配置的灵活性方面占有很大的优势，适合于灵活多变的应用场合。并且，由于∑-△转换几乎是在数字域进行的，采用FPGA实现∑-△转换减小了数模转换的难度。 本文采用 32 位SEP3203处理器和EP1C60240C8 FPGA 的硬件架构设计了∑-△DAC。SEP3203处理器作为系统控制核心控制 FPGA 工作；∑-△DAC 的数字部分由FPGA实现，模拟部分由MAX5102和低通滤波器实现。 SEP3203处理器通过ISA总线连接FPGA，SRAM接口模块负责两者间的数据通讯。DAC数字部分包含插值滤波器和∑-△调制器两大模块。插值滤波器由8倍插值和16倍保持电路级联而成，实现了128倍过采样。为了节约硬件资源开销，将8倍插值部分设计为多相滤波器结构，拆分为8个子滤波器。采用单环结构设计了二阶6比特输出的∑-△调制器。调制器通带内的信噪比在120dB左右，动态范围在102dB以上。在Quartus Ⅱ 5.1环境下的综合结果显示，DAC数字部分占用EP1C6Q240C8芯片11％逻辑单元和5％的存储位，使用得最多的是加法器单元，最高时钟达到20MHz。最后在硬件系统平台上对设计的∑-△DAC进行测试。测试表明，设计的∑-△DAC能满足48KHz采样频率下20 bit数据转换分辨率的应用要求。 从节约系统成本考虑，SEP3203 实现了被动串行配置FPGA。配置文件为ttf格式，大小为315Kbytes；在SEP3203处理器运行在75MHz情况下，只需约5秒时间就可完成被动串行配置。
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