一个可以综合的Verilog 写的FIFO存储器，word格式
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pex_synth.vhd
39.1 KB
包内组件
2
FILE
regfile.v
14 KB
包内组件
3
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pex_mezz_mem_if_entarch.vhd
17 KB
包内组件
4
FILE
pe_arm2mem_if_entarch.vhd
14.1 KB
包内组件
5
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mmu_new.v
34.2 KB
包内组件
6
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shifter.v
9 KB
包内组件
7
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ram1p.v
3.1 KB
包内组件
8
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systolic_io_entarch.vhd
4 KB
包内组件
9
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pe_pkg.vhd
54.4 KB
包内组件
10
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xilinx_pkg.vhd
34.4 KB
包内组件
11
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wave.do
4.6 KB
包内组件
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clock_io_entarch.vhd
2.9 KB
包内组件