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智能全数字锁相环的设计用VHDL语言在CPLD上实现串行通信

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智能全数字锁相环的设计用VHDL语言在CPLD上实现串行通信

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一种基于移位寄存器的cam的verilog hdl实现.doc 90.5 KB
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2 FILE
用vhdl语言在cpld上实现串行通信.doc 105 KB
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3 FILE
基于fpga的多种形式分频的设计与实现.doc 44 KB
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4 FILE
错误检测与纠正电路的设计与实现.doc 89.5 KB
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5 FILE
异步fifo结构及fpga设计.doc 130.5 KB
包内组件
6 FILE
使用pld内部锁相环解决系统设计难题.doc 92.5 KB
包内组件
7 FILE
基于fpga的高频时钟的分频和分配设计.doc 82.5 KB
包内组件
8 FILE
~$fifo结构及fpga设计.doc 162 B
包内组件
9 FILE
基于cpld fpga的半整数分频器的设计.doc 43.5 KB
包内组件
10 FILE
用cpld控制曼彻斯特编解码器.doc 90 KB
包内组件
11 FILE
基于fpga的全数字锁相环设计.pdf 291.3 KB
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12 FILE
智能全数字锁相环的设计.doc 53.5 KB
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