Verilog-HDL基本概念

2.1编写并运行一个简单的Verilog HDL语言程序

2.2 层次建模 

2.3 Verilog HDL语言的数据类型及常量和变量 

2.4 编译预处理 

2.5 小结 

（1） module和endmodule是Verilog HDL语言的关键字，用来说明模块。Verilog HDL程序是由模块构成的。每个模块的内容都是嵌在module和endmodule两个语句之间。

（2）input和output 是Verilog HDL语言的关键字，用来说明模块的端口属性。端口属性有三种，为input、output和inout，分别为输入、输出、输入输出属性。每个模块要进行端口列表声明，说明这些端口的输入、输出属性。

（3）assign是Verilog HDL语言的关键字，用来说明模块内部信号的连接关系。语句assign y = s ? b : a;的功能是：当s=1时，y=b；当s=0时，y=a。 

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