一种暂时存储的SDRAM控制器

本毕业设计所使用的SDRAM芯片是美光公司生产的256MB SDRAM。该SDRAM芯片一共有54个管脚，其中A0到A12位地址管脚，属于I/O接口根据激活、读、写指令提供存储体。BA0、BA1位行地址输入，用于定义正在应用激活、读、写指令的存储体。CS#为片选管脚，高电平时所有的出去正在执行的命令都将被屏蔽。CLK为时钟信号。CKE为时钟使能信号，高电平时屏蔽时钟信号。CAS#、RAS#、WE#为输入信号，用于提供命令。VDDQ、VSSQ、DDQ、VSS为电源输入。对于4位的组织模式（*4）而言，DQ0到DQ3为数据总线，一共四根。而DQ4到DQ15应置于高阻态不连接。对于8位的组织模式（*8）而言，DQ0到DQ7为七根数据总线。DQ8到DQ15不连接。对于16位的组织模式（*16）而言，DQ0到DQ15为十五根数据总线。
1.2存储结构
  256Mb SDRAM是一个高速CMOS，包含268,435,456位的动态随机存取存储器。它在内部被配置为一个具有同步接口的四存储区DRAM（所有的信号都被寄存在时钟信号的正边沿CLK上）。每个x4的67,108,864位存储体被组织成8192行2048列4位。每个x8的67,108,864位存储体被组织为8192行1024列8位。每个x16的67,108,864位存储体被组织成8192行512列16位。对SDRAM的读写访问是突发导向的;访问从一个指定的位置开始，持续到一个已经在编程序列中指定的位置。访问以ACTIVE命令的注册开始，然后通过READ或WRITE命令进行注册。与ACTIVE命令一致的地址位用于选择要访问的存储体和行（BA [1：0]选择存储体; A [12：0]选择该行）。与READ或WRITE命令一致的地址位被用来选择突发访问的起始列位置。
输出频率分开。必须适当选择D和M以将VCO保持在其可控频率范围内。

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