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基于PRBS检测的8B 10B编码器设计 - 资源详细说明
基于PRBS检测的8B/10B编码器设计
基于减少8B/10B编码器占用的逻辑资源和保证该编码器误码率为0的目的，采用查表法和组合逻辑实现相结合的方法设计实现了符合嵌入式互连规范RapidIO协议的8B/10B编码器，通过伪随机二进制序列（Pseudo Random Binary Sequence, PRBS）检测方法对该编码器进行验证。FPGA综合结果表明，该设计占用的LUT为32，占用较少的逻辑资源。采用PRBS-7测试结果表明，该8B/10B编码电路误码率为0，表明了该8B/10B编码器传输信息的可靠性。
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