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Verilog 的代码
verilog-perl.pod
# -*- Perl -*-
# See copyright, etc in below POD section.
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=pod
=head1 NAME
Verilog-Perl - Overview of Verilog language package
verilog实现序列10010检测.txt
verilog实现序列10010检测
module seqdet(x,z,clk,rst);
input x,clk,rst;
output z;
reg[2:0] state;
wire z;
parameter IDLE = 3'd0,
A = 3'd1,
verilog.log
Host command: /export/home/cad/LDV41/tools/verilog/bin/verilog.exe
Command arguments:
CPU.v
alu.v
test_cpu.v
IO.v
control.v
memory.v
Tool: VERILOG-XL 04.10.001-p log file crea
verilog.log
Host command: /eda/cadence06/IUS5.7_ins/tools/verilog/bin/verilog.exe
Command arguments:
shift_register.v
test.v
Tool: VERILOG-XL 05.70.001-p log file created Dec 19, 2008 19:36:34
Tool: VER
verilog.log
Host command: /eda/cadence06/IUS5.7_ins/tools/verilog/bin/verilog.exe
Command arguments:
test.v
check.v
Tool: VERILOG-XL 05.70.001-p log file created Nov 25, 2008 13:19:27
Tool: VERILOG-XL 0
(0651)verilog hdl硬件描述语言.txt
书名 : Verilog HDL硬件描述语言
英文原书名 : A Verilog HOL Primer (second Edition)
作者 : J.Bhasker
译者 : 徐振林等
书号 : 7-111-07890-X
页码 : 171
定价 : ￥19.00
出版日期 : 2000-7-1
what's verilog.txt
<mark>Verilog</mark> HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。
<mark>Verilog</mark> HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都 ...
verilog.log
Host command: /shared/tools/ncsim/tools/verilog/bin/verilog.exe
Command arguments:
../../../bench/verilog/oc8051_tb.v
../../../rtl/verilog/oc8051_top.v
../../../rtl/verilog/oc8051_alu_src1
(0651)verilog hdl硬件描述语言.txt
书名 : Verilog HDL硬件描述语言
英文原书名 : A Verilog HOL Primer (second Edition)
作者 : J.Bhasker
译者 : 徐振林等
书号 : 7-111-07890-X
页码 : 171
定价 : ￥19.00
出版日期 : 2000-7-1
verilog.scr
/* optimize CONVERTOR_CKT */
read -format pla verilog/CONVERTOR.pla
read -format verilog verilog/CONVERTOR_CKT.v
current_design CONVERTOR_CKT
set_scan_style combinational
uniquify
compile
/* testabil