硬件接口协议之“FPD Link上电时序”

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本文主要介绍FPD Link的上电时序。


所有的FPD Link器件都有推荐的上电时序，上电时序是为了保证内部电路能按预期的顺序启动，如果不按推荐的时序给器件上电，可能会产生如下一些问题：

  • 器件处于异常模式；

  • 闪屏；

  • I2C通信异常；

  • 数据位错误；

  • 内部PLL锁定到错误的时钟；

  • 器件在每次PDB或电源循环处于随机状态；

  • 器件处于不稳定态；

  • 可能会永久损坏器件。


TI的FPD Link器件推荐的上电时序如下图所示：


以DS90UB926为例，其上电时序要求如下：



  • 当VDD和PDB分别供电时：

  • VDDIO电源必须比其他电源（VDD33_x）提前100μs上电。

  • PDB引脚上需要一个大电容，以确保在所有VDD都达到额定工作电压后，PDB才到达。

  • 当PDB插脚被拉到VDDIO或VDD33_x时，TI建议使用一个10kΩ的上拉电阻和一个大于10μF的电容器来接地，以延迟PDB输入信号。

  • 如果VDDIO与VDD33_x相连，两种电源同时上电，此时VDDS（VDD33_x和VDDIO）上升时间必须小于1.5 ms，且必须单调。


如下图，VDD连接在一起，斜坡时间为62ms，此上电时序就可能导致系统/器件出问题。