IC平台专用标准产品的快速定制化 - 嵌入式系统

摘要当前数量飞速增长的嵌入式软件及最近的电子掩膜可编程嵌入式门阵列定制了专用标准产品(ASSP)。文中所提出的方案致力于解决两方面的问题：一是对较高灵活性的高度要求；二是对缩短产品生产周期的需求。这可以从使用单个通道可编程逻辑和相应的软硬件协同设计流程来解决。采用O．3μm的CMOS工艺，系统所需的硅片面积为23 mm2。嵌入式通道可编程逻辑大约占系统总面积的30％。关键词专用标准产品系统芯片定制化IC平台在对器件级的可配置能力和适应能力的需求不断增长的情况下，为了支持持续变化和解决系统应用的需求，可编程平台作为解决这一问题的可行方案引起越来越多的关注。专用标准产品ASSP(Application一specIficStandard Product)一般用于嵌入式软件中，允许不同的终端用户制定自己的方案，在产品的生命周期里开发一系列硬件功能或加入新的功能部件作些改动。在基于平台的设计环境中，除了嵌入式软件外，硬件的定制化在传统的基于单元工艺中变得越来越困难。特别是深亚微米效应影响了整个设计成本，而且需要昂贵的难以使用的新工具；另外，非再生工程(NRE)成本与技术节点之间呈现出非线性增长关系，主要是因为整个掩膜组的费用和实现的时间的长度随着工艺复杂度增加而增加。要克服这些局限性，利用嵌入式FPGA做的ASSP定制化的例子已有介绍。这些方法的主要不足是，从面积和速度方面来说，FPGA是低效率的。解决的方案是采用小逻辑尺寸的嵌入式FPGA。为了容纳定制化所需大量逻辑电路，结构阵列近来已经在市场中出现。本文给出这种应用程序预定范围的综合解决方法．该应用基于单元设计和FPGA中间件。文中讨论了所提出的IC平台的系统结构，特别介绍了定制化流程中紧密相关的两个方面：系统级设计过程的自动化和在通道可编程逻辑平台中的集成化。对目标ASSP的软硬件生产流程和设计与时间周期复杂性之间的协调作了详细的说明。 1 系统结构 ASSP主要是由外围带有可定制化逻辑门的嵌入式设计模块组成。通过一开始就采用部分已配置好的设备来消减产品开发时间，这些配置好的设备具有类似ASIC(特定用途集成电路)的性能和表面面积。用这种典型的方法来实现的主要焦点集中在知识产权(IP)部分(这部分是用来确保不同的设计都能适应平台)，容许最大程度灵活性的可配置逻辑的数量以及与系统其他部分相互作用的可编程逻辑的数量。所提出的AssP主要在于计算机的外围应用。这类产品的典型IP是通用串行总线(USB)接口、中断控制器、直接存储访问通道(DMA)、1个或多个微型处理器、一些定制的其他逻辑。这个设备容许标准的IP在装置好的平台上运行，用户可以根据平台需要采用专一的通道掩膜来制定可编程通道阵列。可编程阵列的集成能够运行以下基于系统配置部分的逻辑功能： ◇通过专用协处理器接口与系统微处理器紧密相连的协处理器； ◇主从总线； ◇通用I/0处理器； ◇中断通道； ◇通过使用数据强耦合存储端口与微处理器快速数据通信的数据通信桥。系统芯片建立在一个通用的多层次的32位外围通信总线上，与先进的微处理器总线结构(AMBA)规格相配。系统微处理器是ARM946ES。配有8KB的指令存储器，4KB的数据存储器，以及16KB+16KB的指令和数据紧密耦合存储器。先进微处理器总线结构的测试控制接口，一个DMA和USB设备作为控制连接在主32位宽的先进高性能数据总线(AHB)上。AHB的总线矩阵的主要功能是处理片上的源程序和通道可编程阵列之间的通信。通道可编程阵列通过1个专用完全控制AHB接口与系统的主要总线相连。32位的先进外围总线(APB)与标准外围相连接，就像1个通用异步收发报机(uART)，1个主I2C控制器，1个通用I/O控制器，1个看门狗，1个中断控制器和1个系统时钟和复位发生器。中断处理器能够处理32层高敏边缘中断线。时钟和复位发生器产生所有系统复位时钟相位。因为所有的时钟都是从一个可编程的锁相环开始综合的，故系统能够采用一个非常灵活的方法改变空闲时的运转频率。由于通道可编程区域能够使用高达10个不同的直接由时钟发生模块控制的时钟主频，故与可配置区域相映射的协处理器逻辑可以以一个双倍于整个系统时钟的频率运行。下面集中讲述硅定制化流程从高层的应用到物理的设计(这个流程在目标系统中执行应用)。 2 ASSP定制化流程基于系统内核，包括硬件可配置范围，最理想的目标是有效地利用系统资源,这个目标引发定制化流程的定义．即即应用软件在高度抽象层使用结构特性。在2．1部分中主要讲述系统级到RTL级的设计流程，而RTL级到硅定制化的设计流程将在2．2部分中讲述。 2.1系统级到RTL级基于内核的结构，最终用户加入自己的硬件和软件部分来扩展固定的平台功能，与设计目标平台相匹配。采用基于平台的设计方法，系统能快速为更广的应用采取接口综合方法来扩展和定制。自动进程产生：①所有线索逻辑，如地址解码器、混合判优中断优先权解码器，即所有这些将平台和拥有不同通信协议的硬件部分连接起来的逻辑。②低层的软驱动和中断服务程序。接口综合方法进程要求系统在用户设计环境中作为平台数据库来建模。图1是关于采用基于平台设计流的详细说明。设计的第一步是收集属于系统功能确认方面的可行的应用规格说明，然后功能模块在处理层分析判断得出一个周期精确的说明。后两个模块容许接口综合方法快速执行多个不同的平台配置，然后执行最终系统的结构探测和模拟仿真。因为主要结构细节(硬件资源和软件驱动)能够最终被用户应用访问，所以以上所讲述的过程是可行的。系统评估和调试的最后阶段，当可执行目标代码从块映射到软件产生时．从应用块映射到硬件生成RTL。获得RTL的说明只是2．2节所要讲述的设计流程的起点。生成可执行目标代码代表实现了运行于用户化的ASSP之上的最终的软件应用。

2.2 RTL级到版图的设计 ASSP硬件定制化制作如图2所示，每个制作设计中却采田这样的过程 RTL的过程是前面步骤中用作物理制作流的输入而产生的．综合任务由ASSP约束条件集成而来，通过评估包含可编程逻辑通道的实际环境产生这此约束条件。实际环境包括不同操作条件(电压和温厦)下的时钟、输入输出延迟。ASSP的物理设计确定约束，而约束条件的使用率又被看作ASSP客户化的关键因素。ASSP客户化的可制作性和生产的预期要充分利用第一次执行的结果。实际上运行于不同时间段上的顺序流所产生的通道模式是不同的。这些通道模式保留了其余没有变化的层次，而且，应用结构的规律性削减了应用于典型的ASlC的深度微粒化作用。 [!--empirenews.page--]

3 设计事例说明通过执行一个快速定制化的测试事例来说明系统设计到硅片实现的流程。如图3所示，用C语言编程来有效实现功能层，然后与平台传输层模块交互，把这个模块的SW和HW的部分分开，改进周期测试水准。硬件部分映射到掩膜可编程阵列，包括同等ASCI门和双端口存储器分区，逻辑运行一个单个进程。这个进程调用ARM处理器，数据请求GPIO逻辑和28 K位的双端口存储器。其中双端口存储器分成六个不同的分区，用作样本缓冲和微处理器数据强耦合存储端口。制作整个流程所需的时间是：软硬件需1周，电阻晶体管逻辑需1周；几个常用的描述信号处理逻辑，每个需要3周的时间来完成通道制作和顶层的制作处理。硅样本的初次测试很成功，完成第1片硅和相关的系列产品所需时间证明，所采用的工艺周期时间与标准的单元实现时间相比有很大的改进。二次和进一步相关产品的物理实现流程所要求的时间长短取决于设计工艺的使用。这种工艺能够一次流程完成一个掩膜层的制作，而标准核设计需要在设计流程上有一个新的突破。

4 硅实现系统芯片的设计采用0．13μmCMOS六金属层的硅工艺；芯片面积23mm2，可配置的可编程逻辑占整个芯片面积的30％；在标准环境下(室温25℃，电压1．2v)，通过采用信号处理应用程序测试的可配置逻辑的频率高达l 60 MHz。主要性能有：静态随机访问存储16 KB，数据、指令紧密耦合存储器各为16 KB，数据高速缓存4 KB，指令高速缓存8KB；芯片面积4.0%26;#215;4.7 mm2，系统总线速度235MHz；可编程通道逻辑面积3.1%26;#215;2.3 mm2，总线速度160 MHz。 5 结论专用标准产品ASSP的特定目标是快速硅制作和相关自动化制作工艺。设计方法锁定于HW/SW建模，以及运行于ASSP体系结构和可编程通道逻辑上的应用程序的设计和改进。尤其是ASSP的单掩膜制作被证实了能够缩短时间周期，削减ASSP相关产品的掩膜成本。在一特定产品开发或应用领域，是选择采用标准单元ASIC还是FPGA，很大程度上取决于存储容量的扩展、面市时间的要求以及其他成本。可编程通道结构的规律性使其更易于大规模制作，更具可靠性，而且减少了深亚微米问题.