一个桶形移位寄存器的.v文件，含testbench
标签： 移位寄存器
上传时间： 2014-12-04
上传用户：lingzhichao
一个简单状态机的.v文件，含testbench
标签： 状态
上传时间： 2014-01-19
上传用户：netwolf
C编译器产生的可显示机器码/汇编代码文件,其中附有源C v: v: @8 g: X& z代码作为注释 : z! [3 \) O&...UWOW Grave Composer音乐模块(MOD)文件 + Q* T) \ z) R f$ a: H, iWP WordPerfect文档 H! t7 D2 |...
上传时间： 2013-12-14
上传用户：love_stanford
This assessment requires the creation of three of the core classes of the auction project. Class Date, class Advertisement, and class Client are three of the fundamental classes in the system.
标签： the assessment requires creation
上传时间： 2016-07-26
上传用户：坏坏的华仔
crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a verilog module of byte paralle crc. CRC16_D8_m_tb.v is the testbench file of above module.
上传时间： 2014-01-09
上传用户：181992417
数字计算机的设计coric,利用 verilog实现,格式为.v格式.详细见文件注释
上传时间： 2013-12-20
上传用户：dongqiangqiang
本程序是对V-BLAST系统及其检测算法的仿真，可采用BPSK,QPSK,16QAM,64QAM调制。检测算法为ML，MMSE,ZF,以及采用迫零的连续干扰消除检测算法。
上传时间： 2016-08-04
上传用户：ainimao
JZ4740 ucos core code JZ4740 ucos 核心代码
上传时间： 2013-12-23
上传用户：hakim
SD card controller can just read data using 1 bit SD mode. I have written this core for NIOS2 CPU, Cyclone, but I think it can works with other FPGA or CPLD. Better case for this core is SD clock = 20 MHz and CPU clock = 100 MHz (or in the ratio 1:5). If you have a wish you can achieve this core. Good luck
标签： controller written NIOS2 using
上传时间： 2016-08-12
上传用户：王楚楚
share-2440 core board sch 原理图
上传时间： 2014-01-17
上传用户：佳期如梦
