串行通信的特点串行通信是主机与外设交换信息的一种方式。串行通信中字节数据经一条传输线按位串行发送与串行接收。串行通信节省通信线路，可远距离传送，成本低，广泛应用在通信及计算机网络系统中。串行通信中，数据传输速率低，控制较复杂。光纤技术的出现与发展，为串行通信开辟了美好前景。串行通信的术语全双工、半双工、单工全双工: 通信双方均有发送器和接收器,经两条独立的传输线相连, 双方可同时接收与发送。 全双工、半双工、单工半双工：通信双方均有发送器和接收器,经一条传输线相连, 在某一时刻双方只能一个方向传输信息，线路切换后可改变传输方向。 全双工、半双工、单工单工：通信一方为发送器，另一方为接收器,一条传输线相连, 进行单向传输。同步与异步通信方式同步方式：通信双方用统一时钟控制通信过程, 信息传输组成数据包(数据帧)。每 帧头尾是控制代码,中间是数据块， 可有数百字节。不同的同步传输协 议有不同的数据帧格式。
上传时间： 2013-11-19
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14.1本章导读所有LPC1300系列Cortex-M3微控制器的16位定时器块都相同。14.2基本配制CT16B0/1采用以下寄存器进行配制：1）管脚：CT16B0/1管脚必须通过IOCONFIG寄存器块进行配制（见“I/O配制寄存器IOCON_PIOn”小节）。2）功率与外设时钟：在SYSAHBCLKCTRL寄存器中置位位7与位8（见表“系统AHB时钟控制寄存器位描述”）。
上传时间： 2013-11-15
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基于DS18B20的温度计，用C51编程 时钟控制的很精确，调试成功的程序，没有问题，可以很方便的移植
上传时间： 2015-12-01
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简单的数字电路设计，全部由分立的IC实现，实物已经做出过。实现两个四位二进制数相加，和一个四位二进制移位的功能。仿照MCU指令进行设计，有2位二进制操作码，8位输入和5位输出端，内部时钟控制电路。对于了解8位或者16位的MCU指令时序逻辑有点帮助.
上传时间： 2014-01-15
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1602液晶显示，DS1302实时时钟控制，年月日调节，ds18b20温度采集，晶振12MHz
上传时间： 2014-01-07
上传用户：yuanyuan123
stm8l151例程，spi，uart，I2c，基本时钟控制
上传时间： 2016-04-21
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CD40系列CD45系列集成芯片DATASHEET数据手册170个芯片技术手册资料合集:4000 CMOS 3输入双或非门1反相器.pdf4001 CMOS 四2输入或非门.pdf4002 CMOS 双4输入或非门.pdf4006 CMOS 18级静态移位寄存器.pdf4007 CMOS 双互补对加反相器.pdf4008 CMOS 4位二进制并行进位全加器.pdf4009 CMOS 六缓冲器-转换器（反相）.pdf4010 CMOS 六缓冲器-转换器（同相）.pdf40100 CMOS 32位双向静态移位寄存器.pdf40101 CMOS 9位奇偶发生器-校验器.pdf40102 CMOS 8位BCD可预置同步减法计数器.pdf40103 CMOS 8位二进制可预置同步减法计数器.pdf40104 CMOS 4位三态输出双向通用移位寄存器.pdf40105 CMOS 先进先出寄存器.pdf40106 CMOS 六施密特触发器.pdf40107 CMOS 2输入双与非缓冲-驱动器.pdf40108 CMOS 4×4多端寄存.pdf40109 CMOS 四三态输出低到高电平移位器.pdf4011 CMOS 四2输入与非门.pdf40110 CMOS 十进制加减计数-译码-锁存-驱动.pdf40117 CMOS 10线—4线BCD优先编码器.pdf4012 CMOS 双4输入与非门.pdf4013 CMOS 带置位-复位的双D触发器.pdf4014 CMOS 8级同步并入串入-串出移位寄存器.pdf40147 CMOS 10线—4线BCD优先编码器.pdf4015 CMOS 双4位串入-并出移位寄存器.pdf4016 CMOS 四双向开关.pdf40160 CMOS 非同步复位可预置BCD计数器.pdf40161 CMOS 非同步复位可预置二进制计数器.pdf40162 CMOS 同步复位可预置BCD计数器.pdf40163 CMOS 同步复位可预置二进制计数器.pdf4017 CMOS 十进制计数器-分频器.pdf40174 CMOS 六D触发器.pdf40175 CMOS 四D触发器.pdf4018 CMOS 可预置 1分N 计数器.pdf40181 CMOS 4位算术逻辑单元.pdf40182 CMOS 超前进位发生器.pdf4019 CMOS 四与或选译门.pdf40192 CMOS 可预制四位BCD计数器.pdf40193 CMOS 可预制四位二进制计数器.pdf40194 CMOS 4位双向并行存取通用移位寄存器.pdf4020 CMOS 14级二进制串行计数-分频器.pdf40208 CMOS 4×4多端寄存器.pdf4021 CMOS 异步8位并入同步串入-串出寄存器.pdf4022 CMOS 八进制计数器-分频器.pdf4023 CMOS 三3输入与非门.pdf4024 CMOS 7级二进制计数器.pdf4025 CMOS 三3输入或非门.pdf40257 CMOS 四2线-1线数据选择器-多路传输.pdf4026 CMOS 7段显示十进制计数-分频器.pdf4027 CMOS 带置位复位双J-K主从触发器.pdf4028 CMOS BCD- 十进制译码器.pdf4029 CMOS 可预制加-减（十-二进制）计数器.pdf4030 CMOS 四异或门.pdf4031 CMOS 64级静态移位寄存器.pdf4032 CMOS 3位正逻辑串行加法器.pdf4033 CMOS 十进制计数器-消隐7段显示.pdf4034 CMOS 8位双向并、串入-并出寄存器.pdf4035 CMOS 4位并入-并出移位寄存器.pdf4038 CMOS 3位串行负逻辑加法器.pdf4040 CMOS 12级二进制计数-分频器.pdf4041 CMOS 四原码-补码缓冲器.pdf4042 CMOS 四时钟控制 D 锁存器.pdf4043 CMOS 四三态或非 R-S 锁存器.pdf4044 CMOS 四三态与非 R-S 锁存器.pdf4045 CMOS 21位计数器.pdf4046 CMOS PLL 锁相环电路.pdf4047 CMOS 单稳态、无稳态多谐振荡器.pdf4048 CMOS 8输入端多功能可扩展三态门.pdf4049 CMOS 六反相缓冲器-转换器.pdf4050 CMOS 六同相缓冲器-转换器.pdf4051 CMOS 8选1双向模拟开关.pdf4051,2,3.pdf4052 CMOS 双4选1双向模拟开关.pdf4053 CMOS 三2选1双向模拟开关.pdf4054 C
上传时间： 2021-11-09
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第9章 通用IO接口.wmv 32.3M第8章 嵌入式系统UC OS-Ⅱ.wmv 27.9M第7章 嵌入式实时操作系统FREERTOS.wmv 44M第6章 基于ARM CORTEX-M3的STM32应用编程.wmv 32.9M第5章 ARM CORTEX-M3指令集.wmv 26M第4章 搭建ARM嵌入式开发平台.wmv 48.9M第3章 ARM处理器构架.wmv 42.7M第2章 嵌入式操作系统简介.wmv 43.9M第23章 嵌入式系统UC OS-Ⅱ的移植.wmv 18.5M第22章 嵌入式实时操作系统FREERTOS的移植.wmv 17.8M第21章 电源控制(PWR).wmv 25.7M第20章 DMA控制器.wmv 18.2M第1章 嵌入式系统开发概述.wmv 40.5M第19章 备份寄存器(BKP).wmv 16.1M第18章 看门狗系统.wmv 20.7M第17章 时钟控制系统.wmv 32.6M第16章 高级控制定时器系统.wmv 45.9M第15章 通用定时器系统.wmv 35.2M第14章 同步串行通信接口.wmv 35.5M第13章 异步串行通信接口.wmv 38.7M第12章 中断系统.wmv 33M第11章 ADC系统.wmv 50.4M第10章 FLASH.wmv 23.6M
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上传时间： 2022-06-14
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时序路径时序路径由设计中instance之间的连接决定。在数字设计中，时序路径由一对时序元作sequential elements）形成，这对时序元件由一个或二个不同的时钟控制。普通时序路径在任何设计中最普通的时序路径有以下4种：1输入端口到内部时序单元路径2从时序单元到时序单元之间的内部路径3从内部时序单元到输出端口之间的路径4输入端口到输出端口之间的路径输入端口到内部时序单元之间路径在从输入端口到内部时序单元之间的路径上传输的数据：通过管脚时钟送出器件经过一个称为输入延时的延时到达器件端口（SDC定义）在到达由目标时钟destination clock）锁定的时序单元之前须通过器件内部逻从时序单元到时序单元的内部路径在从时序单元到时序单元的内部路径上传输的数据：由时序单元发送到器件内部，而此时序单元由源时钟（source clock）驱动，在到达由日标时钟驱动的时宁单元之前，须经过一些内部逻辑内部时序单元到外部端口路径在从内部时序单元到外部端口路径上的数据：，由时序单元发送到器件内部，而此时序单元由源时钟（source clock）驱动，在到达外部端口之前，须经过一些内部逻辑，在经过一段称为输出廷时的额外延时之后被端口时钟捕获（SDC definition）
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上传时间： 2022-06-15
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随着半导体技术的发展，模数转换器（Analog to Digital Converter，ADC）作为模拟与数字接口电路的关键模块，对性能的要求越来越高。为了满足这些要求，模数转换器正朝着低功耗、高分辨率和高速度方向快速发展。在磁盘驱动器读取通道、测试设备、纤维光接收器前端和日期通信链路等高性能系统中，高速模数转换器是最重要的结构单元。因此，对模数转换器的性能，尤其是速度的要求与日俱增，甚至是决定系统性能的关键因素。在分析各种结构的高速模数转换器的基础上，本文设计了一个分辨率为6位，采样时钟为1GS/s的超高速模数转换器。本设计采用的是最适合应用于超高速A/D转换器的全并行结构，整个结构是由分压电阻阶梯，电压比较器，数字编码电路三部分组成。在电路设计过程中，主要从以下几个方面进行分析和改进：采用了无采样/保持电路的全并行结构；在预放大电路中，使用交叉耦合对晶体管作为负载来降低输入电容和增加放大电路的带宽，从而提高比较器的比较速度和信噪比；在比较器的输出端采用时钟控制的自偏置差分放大器作为输出缓冲级，使得比较输出结果能快速转换为数字电平，以此来提高ADC的转换速度；在编码电路上，先将比较器输出的温度计码转换成格雷码，再把格雷码转换成二进制码，这样进一步提高ADC的转换速度和减少误码率。
上传时间： 2022-06-22
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