timing
共 131 篇文章
timing 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 131 篇文章，持续更新中。
One of the most important issues affecting the implementation of microcontroller software deals wi
One of the most important issues affecting
the implementation of microcontroller
software deals with the data-decision
algorithm. Data-decision refers to decoding
the DIO-pin from the CC400/CC900.
* KeyDebounce Accept new key reading, handle timing for debounce & slew * KeyId Report which key i
* KeyDebounce Accept new key reading, handle timing for debounce & slew
* KeyId Report which key is currently pressed
* KeySlewTimeSet Accept slew time for key currently pressed
A short-time Fourier transform based symbol timing approach for OFDM systems
A short-time Fourier transform based symbol timing approach for OFDM systems
Static Timing Analyzer
Static Timing Analyzer
各种video的标准
各种video的标准，同时包含一些timing的解释，是个简单的介绍型文档
sorting alog s and timing comparision
sorting alog s and timing comparision
CP detector (CPD) only reports the onset and removal of a tone. The analysis of timing (if required)
CP detector (CPD) only reports the onset and removal of a tone. The analysis of timing (if required) shall
be responsibility of a higher-level application due to uncontrollable variability of those p
XAPP740利用AXI互联设计高性能视频系统
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This application note covers the design considerations of a system using the performance<br />
features of the LogiCORE™ IP Advanced eXtensible Interface (AXI) Interconnect core. The<br />
Xilinx UltraScale：新一代架构满足您的新一代架构需求（EN）
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<span style="color:#ff0000;"><strong>中文版详情浏览</strong></span>：<a href="http://www.elecfans.com/emb/fpga/20130715324029.html">http://www.elecfans.com/emb/fpga/20130715324029.html</a></p>
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基于DSP Builder数字信号处理器的FPGA设计
针对使用硬件描述语言进行设计存在的问题，提出一种基于FPGA并采用DSP Builder作为设计工具的数字信号处理器设计方法。并按照Matlab/Simulink/DSP Builder/QuartusⅡ设计流程，设计了一个12阶FIR 低通数字滤波器，通过Quartus 时序仿真及嵌入式逻辑分析仪SignalTapⅡ硬件测试对设计进行了验证。结果表明，所设计的FIR 滤波器功能正确，性能良好。
高速电路传输线效应分析与处理
随着系统设计复杂性和集成度的大规模提高，电子系统设计师们正在从事100MHZ以上的电路设计，总线的工作频率也已经达到或者超过50MHZ，有一大部分甚至超过100MHZ。目前约80% 的设计的时钟频率超过50MHz，将近50% 以上的设计主频超过120MHz，有20%甚至超过500M。<BR>当系统工作在50MHz时，将产生传输线效应和信号的完整性问题；而当系统时钟达到120MHz时，除非使用高速电
CAT28LV64-64Kb CMOS并行EEPROM数据手
The CAT28LV64 is a low voltage, low power, CMOS Parallel EEPROM organized as 8K x 8−bits. It requires a simple interface for in−system programming. On−chip address and data latches,
XAPP740利用AXI互联设计高性能视频系统
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This application note covers the design considerations of a system using the performance<br />
features of the LogiCORE™ IP Advanced eXtensible Interface (AXI) Interconnect core. The<br />
基于ISA总线与KH-9300的数据采集系统
介绍基于ISA总线与KH-9300的数据采集板卡的设置，详细说明8254定时计数器及8259中断控制器的结构特点、工作方式、控制字等，探讨中断类型、中断处理程序、中断矢量表及其填写。重点讲述使用TorboC编写中断服务程序的方法，应注意的主要问题及程序测试的结果。
<DL class=en id=eabs>
<DT>Abstract:
<DD> The settings of KH-
Xilinx UltraScale：新一代架构满足您的新一代架构需求（EN）
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<span style="color:#ff0000;"><strong>中文版详情浏览</strong></span>：<a href="http://www.elecfans.com/emb/fpga/20130715324029.html">http://www.elecfans.com/emb/fpga/20130715324029.html</a></p>
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利用高压看门狗定时器加强汽车安全系统
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Abstract: As electronic systems take over many of the mechanical functions in a car—ranging from engine timing to steering andbraking—there is a growing concern abou
UHF读写器设计中的FM0解码技术
<DD> 针对UHF读写器设计中，在符合EPC Gen2标准的情况下，对标签返回的高速数据进行正确解码以达到正确读取标签的要求，提出了一种新的在ARM平台下采用边沿捕获统计定时器数判断数据的方法，并对FM0编码进行解码。与传统的使用定时器定时采样高低电平的FM0解码方法相比，该解码方法可以减少定时器定时误差累积的影响；可以将捕获定时器数中断与数据判断解码相对分隔开，使得中断
高速电路传输线效应分析与处理
随着系统设计复杂性和集成度的大规模提高，电子系统设计师们正在从事100MHZ以上的电路设计，总线的工作频率也已经达到或者超过50MHZ，有一大部分甚至超过100MHZ。目前约80% 的设计的时钟频率超过50MHz，将近50% 以上的设计主频超过120MHz，有20%甚至超过500M。<BR>当系统工作在50MHz时，将产生传输线效应和信号的完整性问题；而当系统时钟达到120MHz时，除非使用高速电
逻辑分析仪中timing state的应用
<IMG src="http://adm.elecfans.com/soft/UploadPic/2010-11/2010111617331927694.jpg" border=0>
LTC1099基于PC的数据采集板实现
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<span style="color: rgb(26, 24, 24); font-family: Arial, Helvetica, sans-serif; line-height: 15px; ">A complete design for a data acquisition card for the IBM PC is detailed in this application n