plb
共 15 篇文章
plb 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 15 篇文章，持续更新中。
xilinx的内部软核
xilinx的内部软核，PLB总线，有DDR2接口，串口，音频口，等已经通过验证
基于流水线负载平衡模型的并行爬虫研究
针对并行爬虫系统在多任务并发执行时所遇到的模块间负载平衡问题，提出流水线负载平衡模型(PLB)，将不同的任务抽象为独立模块而达到各模块的处理速度相等，采用多线程的方式实现基于PLB的并行爬虫，根据线程
can总线源码
采用VHDL写的,下载到FPGA验证过，FPGA与sja1000通信的IP核，基于PLB总线
XILINX+FPGA片上嵌入式系统的用户IP开发.
<p>随着FPGA技术的发展，在FPGA上实现片上系统在技术上已经可能。基于FPGA片上系统开发已成为目前FPGA应用的一个热点。但是基于FPGA片上系统对使用者的知识要求比较高，使用流程比较复杂，参考资料不多。成为目前开发者应用的瓶颈。</p><p>本书针对基于FPGA片上系统开发的核心，用户IP的开发，并结合XILINX的嵌入式开发工具EDK，详细讲解了怎么去开发和调试客户自己的用户硬件外设（
电磁兼容理论设计与整改-黄敏超
<p>本课程由黄敏超博士【浙江大学电力电子专业博士毕业，中国电源学会理事，SL Power Electronics亚太区技术总监，从事医用电源的开发，专长于电源产品的可靠性设计和EMC设计】主讲，主要内容如下：</p><p>EMC基本概念</p><p>EMI电磁干扰法规、理论与整改篇</p><p>EMS电磁抗干扰法规、理论与整改篇</p><p>EMC设计与整改展望</p><p><img style
PLB Block RAM(BRAM)接口控制器
基于RAM块的应用
XAPP806 -决定DDR反馈时钟的最佳DCM相移
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This application note describes how to build a system that can be used for determining theoptimal phase shift for a Double Data Rate (DDR) memory feedback clock. In this system, theDDR memory i
Here an embedded System-on-Chip is build, in an Xilinx Spartan-3 FPGA with Microblaze as the process
Here an embedded System-on-Chip is build, in an Xilinx Spartan-3 FPGA with Microblaze as the processor.A PLB core System is made with the VGA IP core attached to it. The software written for the Micro
SDRAM 参考设计:主要包括The following figure shows a high-level block diagram for this reference design follo
SDRAM 参考设计:主要包括The following figure shows a high-level block diagram for this reference design followed by a brief
description of each sub-section. The design consists of:
· PowerPC processor
· PLB
基于SOPC技术的异步串行通信IP核的设计
<span style="color: rgb(0, 0, 0); font-family: 'Trebuchet MS', Arial; line-height: 21px; ">介绍了SoPC（System on a Programmable Chip）系统的概念和特点，给出了基于PLB总线的异步串行通信（UART）IP核的硬件设计和实现。通过将设计好的UART IP核集成到SoPC系统中加以
PLB Block RAM(BRAM)接口控制器
基于RAM块的应用
带有SerDes接口的PLB千兆位级以太网MAC
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This application note describes a reference system which illustrates how to build an embeddedPowerPC® system using the Xilinx 1-Gigabit Ethernet Media Access Controller processor core.This
PLB Block RAM(BRAM)接口控制器
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The PLB BRAM Interface Controller is a module thatattaches to the PLB (Processor Local Bus).
PLB Block RAM(BRAM)接口控制器
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The PLB BRAM Interface Controller is a module thatattaches to the PLB (Processor Local Bus).
XAPP806 -决定DDR反馈时钟的最佳DCM相移
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This application note describes how to build a system that can be used for determining theoptimal phase shift for a Double Data Rate (DDR) memory feedback clock. In this system, theDDR memory i