maxplus
共 125 篇文章
maxplus 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 125 篇文章，持续更新中。
这是用AHDL语言编写的一个PCI采集系统的逻辑源码
这是用AHDL语言编写的一个PCI采集系统的逻辑源码，其中的乒乓设计思路新颖，有兴趣的朋友可以参考一下！编译环境为maxplus2
关于MAXPLUS的学习资料
关于MAXPLUS的学习资料，是初级的教程，包含基本的使用方法，初学者可以参考
非常好的原代码
非常好的原代码，利用cpld控制0809采样，利用maxplus平台开发
为FPGA系统所设计的一个简单的控制LED灯显示的小程序
为FPGA系统所设计的一个简单的控制LED灯显示的小程序，用MAXPLUS2编写
MAXPLUS_环境下的频率计设计及其完善
MAXPLUS_环境下的频率计设计及其完善
数字钟电路系统由主体电路和扩展电路两大部分组成。其中
数字钟电路系统由主体电路和扩展电路两大部分组成。其中，主体电路完成数字钟的基本功能，扩展电路完成数字钟的扩展功能。用MAXPLUSⅡ进行电路设计与仿真.
VHDL 源程序 开发环境：MAXPLUS II 10.2
VHDL 源程序 开发环境：MAXPLUS II 10.2
步进电机8细分CPLD相序及外部DA输出 实际细分数可达64细分 使用Atmel maxplus2 V10.1软件
步进电机8细分CPLD相序及外部DA输出
实际细分数可达64细分
使用Atmel maxplus2 V10.1软件
maxplus2为开发环境 vhdl编写的自由 计数器 程序
maxplus2为开发环境 vhdl编写的自由 计数器 程序
在本示例程序中
在本示例程序中，用VHDL语言实现了出租车的记价功能，在Maxplus2环境下编写，可通过cpld下载板来验证程序。在压缩包中附有示例的目的，方法和仿真时序图，是学习VHDL好例子。
MEALY状态机的输出是现态和输入的函数.在SRAM控制器状态机中,写有效WE不仅和WRITE状态有关,还和总线命令WRITE_MASK有关.这样,输出WE信号按设计要求表示为现态WRITE和现态输入
MEALY状态机的输出是现态和输入的函数.在SRAM控制器状态机中,写有效WE不仅和WRITE状态有关,还和总线命令WRITE_MASK有关.这样,输出WE信号按设计要求表示为现态WRITE和现态输入WRITE_MASK的函数.本程序基于VHDL,开发环境为MAXPLUS2
用vhdl实现24小时计数器
用vhdl实现24小时计数器，方法简单实用。 仿真环境MAXPLUS-
URAT VHDL程序与仿真 各程序运行环境为MAXPLUS_
URAT VHDL程序与仿真
各程序运行环境为MAXPLUS_
内附多路选择器
内附多路选择器，74系列芯片VHDL源码，加法器，FIR，比较器等大量例子，对初学VHDL语言很有好处。可用maxplus，quartus，synplicity等综合软件进行调试
PLD设计 Maxplus使用 quartusII中文教程
PLD设计
Maxplus使用
quartusII中文教程
大家好没办法还是那句话 我现在用maxplus2有高手跟我联系请上qq94229631 手机13788910703上海的我姓曹
大家好没办法还是那句话
我现在用maxplus2有高手跟我联系请上qq94229631 手机13788910703上海的我姓曹
译码器的逻辑功能是将已赋予特定含义的一组二进制输入代码的原意"翻译"出来,变成对应的输出高低电平信号.该程序为3-8译码器.基于VHDL,其开发环境是MAXPLUS2.
译码器的逻辑功能是将已赋予特定含义的一组二进制输入代码的原意"翻译"出来,变成对应的输出高低电平信号.该程序为3-8译码器.基于VHDL,其开发环境是MAXPLUS2.
vhdl语言设计频率计
vhdl语言设计频率计，十进制加法器.运用maxplus2运行，
本程序是为FPGA系统所设计的一个简单的存储和读取数据的小程序
本程序是为FPGA系统所设计的一个简单的存储和读取数据的小程序，MAXPLUS2编写
本文为用vhdl语言编写的38译码器
本文为用vhdl语言编写的38译码器，为doc格式，请先复制到相应软件例如maxplus中再使用。