ddr3
共 82 篇文章
ddr3 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 82 篇文章，持续更新中。
TQIMX6Q_COREC_V2 核心板原理图
<p>TQIMX6Q_COREC_V2 核心板原理图，CPU为IMX6，4个DDR3，8GBEMMC,详细清晰！</p>
高通骁龙MSM8916核心板 ARM Cortex-A53 四核 中文资料
<p>ARM Cortex-A53 四核android 高通MSM8916 核心板全网通，支持4G 通话</p><p>MSM8916 四核1.2GHz</p><p>内存：8G(EMMC)+1G(DDR3) 兼容16G+1G 16G+2G 32G+2G</p><p>android4.4</p><p>40.5mm*56.5mm*2.8mm</p><p>屏幕最高1920*1080</p><p>面向行业客
xilinx的kintex-7系列XC325T开发板原理图
<p>xilinx的kintex-7系列XC325T开发板原理图。包含了pcie 10G 10/100/1000 ethernet, DDR3 ,等关键接口。</p>Xilinx KC705开发板官方原理图
Kintex7 XC7K325t原理图
DDR3 GTX PCIe 以太网模块 参考原理图<
Rockchip CPU RK3126 技术手册
<p>RK3126 is a high performance Quad-core application processor for tablet. It is a</p><p>high-integration and cost efficient SOC.</p><p>Quad-core Cortex-A7 is integrates with separately Neon and FPU
Allegro等长设置的一些方法与技巧解析【电气约束介绍与添加】
<p>Allegro 电气约束介绍与添加</p><p>一． 以DDR3（4pcs，fly-by 结构）为例，讲述一下在allegro 中如何添加电气约束（时序等长）。</p><p>（1） 数据线等长设置</p><p>1.BUS 分类：</p><p>2.添加relative propagation delay 规则：</p><p>3.误差设置：</p><p>（2）地址、控制线等长添加</p><p>1
Rockchip RV1108 Datasheet
<p>RV1108 is a high performance low power application processor. It is embedded with a new generation DSP for digital process and an ARM Cortex-A7 single core processor for system and application. Esp
Rockchip RK3328 Datasheet
<p>RK3328手册</p><p>RK3328 is a high-performance Quad-core application processor designed for Smart STB<br/>(Set Top Box) including OTT/IPTV/DVB. It is a high-integration and cost efficient SOC for 4K<b
高速电路板级SI、PI、EMI设计
<p>现代电路设计不断朝高速、高密度、低电压、大电流趋势发展，信号完整性</p><p>（Signal Integrity，SI）、电源完整性（Power Integrity，Pl）和电磁兼容（Electromagnetic Compatibility，EMC）问题日益突出。传统设计方法显得力不从心，需综合三者间相互影响进行协同设计。</p><p>本文首先介绍了高速电路SI、PI及EMC问题，接着重
CYCLONE IV 兼容黑金开发板AC4075
<p><img src="/uploads/pic/32/632/30c69d4d014167a7eb2c31407190a632-1.png" alt="CYCLONE IV 兼容黑金开发板AC4075" title="CYCLONE IV 兼容黑金开发板AC4075"></p><p><img src="/uploads/pic/32/632/30c69d4d014167a7eb2c314071
DDR3布局布线规则与实例
<p>3.DDR布线细节</p><p>i.MX6DDR的布线，可以将所有信号分成3组：数据线组、地址线组和控制线组，每组各自设置自己的布线规则，但同时也要考虑组与组之间的规则。</p><p>3.1数据线的交换</p><p>在DDR3的布线中，可以根据实际情况交换数据线的线序，但必须保证是以字节为单位（数据0~7间是允许交换线序，跨字节是不允许的），这样可以简化设计。</p><p>■布线尽量简短，减
DDR3布线等长及电源处理注意事项
DDR3布线等长及电源处理注意事项<p> </p>
基于eMMC阵列的高速固态存储器的研究与设计
<p>本文首先对eMMC5.0规范进行了研究总结，并在此基础上根据系统指标提出了整体设计方案。存储器以FPGA作为主控制器，按照功能划分为SFP光纤接口模块、DDR3高速缓存模块、eMMC阵列存储模块和与上位机通信的干兆网模块。在系统逻辑设计中重点介绍了eMMC阵列控制逻辑的实现。通过对eMMC阵列的初始化单元、传输控制单元、命令接口单元以及阵列同步逻辑单元的设计，实现了eMMC阵列在HS400工
Xilinx Spartan 6的DDR3原理图+用户手册
<p>板子采用4层PCB，层叠情况：Top -> GND -> Power -> Bottom板子芯片情况：<br style="color: rgb(33, 33, 33); text-transform: none; text-indent: 0px; letter-spacing: normal; font-family: "Helvetica Neue"
RK3288原厂参考设计资料包 最全！
<p>RK3288资料说明：<br/></p><p> DDR3 方案采用 4x16bit、 2x32bit 等模板；<br/> LPDDR2 方案采用 2 x 32bit（168pin）、 1 x 32bit x 2channel（pop216pin）、 1x32bit<br/>x 2channel（pop220pin） 等模板；<br/> LPDDR3 方案采用 2 x 32bit（178
Xilinx FPGA伴你玩转USB3.0与LVDS
<p>特权同学 xilinx fpga伴你玩转usb3.0与lvd丛书电子版PDF 本书主要使用Xilinx公司的Artix7
FPGA器件（引出自带的LVDS接口）和Cypress公司的USB
3.0控制器芯片FX3，以及一些常见的DDR3存储器、UART电路、扩展接口等，由浅入深地引领读者从板级设计、软件工具、相关驱动安装到基础的FPGA实例,从基于FPGA的UART、DDR3、USB
Xilinx FPGA应用进阶 通用IP核详解和设计开发
<p>本书系统讲解通信网络领域Xilinx FPGA内部的IP硬核。以流行的Xilinx Virtex-6型号芯片举例，涵盖Xilinx
FPGA在通信领域主流的IP核，阐述Xilinx FPGA时钟资源和DCM、PLL和MMCM时钟管理器的特性和使用方法；介绍基于Block
RAM资源生成ROM、RAM、FIFO和CAM核的使用过程。阐述TEMAC核背景知识、内部结构、接口时序和配置参数
DDR3_FIFO代码及设计文档
<p>DDR3_FIFO代码及设计文档</p><p>将DDR3封装成fifo，使用MIG ip core进行DDR3的读写操作，</p><p>外部看是一个fifo接口，内部使用ip core，</p><p>有详细的设计文档和代码能有查看。</p><p>本代码在VIVADO平台上仿真并进行测试。</p>
ddr3应用讲解
<p>ddr3应用讲解，包括在vivado中ddr3 ip核的建立过程以及相关程序讲解。</p>
Artix-7 XC7A35T-DDR3开发板资料硬件参考设计
<p>Artix-7 XC7A35T-DDR3开发板资料硬件参考设计资料</p><p><br/></p><p>QM_ XC7A35T开发板主要特征参数如下所示：</p><p> 主控FPGA：XC7A35T-1FTG256C；</p><p> 主控FPGA外部时钟源频率：50MHz；</p><p> XC7A35T-1FTG256C芯片内部自带丰富的Block RAM资源，达到了1,800kb；<
8层板设计 飞思卡尔IMX6 4片DDR3 设计 ORCAD原理图+ALTIUM PCB文件
<p>8层板设计 飞思卡尔IMX6 4片DDR3 设计 ORCAD原理图+ALTIUM PCB文件，可以做为你的设计参考。</p><p><img src="/uploads/pic/8c/e8c/43198697c36c0516af28fca48763fe8c-1.png" alt="8层板设计 飞思卡尔IMX6 4片DDR3 设计 ORCAD原理图+ALTIUM PCB文件" ti