VITERBI
共 251 篇文章
VITERBI 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 251 篇文章，持续更新中。
中卷积码就是一种较好的信道编码方式。这种编码方式同样是把k个信息比特编成n个比特
中卷积码就是一种较好的信道编码方式。这种编码方式同样是把k个信息比特编成n个比特，但k和n通常很小，特别适宜于以串行形式传输信息，减小了编码延时。这里是卷积码的viterbi算法C源代码。
维特比译码仿真程序 cnv_encd.m 卷积编码程序 viterbi.m 卷积译码程序 其它的是viterbi.m中用到的子函数
维特比译码仿真程序
cnv_encd.m 卷积编码程序
viterbi.m 卷积译码程序
其它的是viterbi.m中用到的子函数
试说明卷积编解码的工作原理。 请用Simulink仿真卷积编码
试说明卷积编解码的工作原理。
请用Simulink仿真卷积编码，并用Viterbi译码的方法进行解码，其中的编解码全部自己编写代码(S-Function方式)，在加性白高斯噪声信道中，画出比特信噪比与误码率的关系曲线。
viterbi 1/2码率 长度k=7的编码译码程序
viterbi 1/2码率 长度k=7的编码译码程序
The Viterbi decoder for convolutional codes decoder_output,survivor_state,cumulated_metric]=viterbi(
The Viterbi decoder for convolutional codes decoder_output,survivor_state,cumulated_metric]=viterbi(G,k,channel_output)
viterbi译码源代码,可以直接调用 The Viterbi decoder for convolutional codes
viterbi译码源代码,可以直接调用 The Viterbi decoder for convolutional codes
GSM信道译码 测试条件:上行DSP时钟@169MHz--->(STM #0xC007,CLKMD) SDCCH---->抽取比特固定为1bit需要时间1.2ms(vite
GSM信道译码
测试条件:上行DSP时钟@169MHz--->(STM #0xC007,CLKMD)
SDCCH---->抽取比特固定为1bit需要时间1.2ms(viterbi解码算法)||1.06ms(非viterbi译码算法)
抽取比特如果为4bit需要时间2.8ms(viterbi解码算法)||2.72ms(非viterbi
viterbi 硬判决译码
viterbi 硬判决译码，基本实现了（2，1，9）卷积码的硬判决译码，用modelsim RTL仿真通过
基于MATLAB的viterbi编码、译码仿真程序
基于MATLAB的viterbi编码、译码仿真程序
Viterbi 译码 多的就不说了 我刚运行过可以的
Viterbi 译码 多的就不说了 我刚运行过可以的
很好的卷积码译码资料
很好的卷积码译码资料，关键字Viterbi 译码算法，BCJR 译码算法
viterbi译码器的IP核
viterbi译码器的IP核，可以直接编译使用
一个完整的viterbi编码程序
一个完整的viterbi编码程序，使用vhdl语言编写，还有测试程序
一个完整的viterbi(2,1,7)编码程序
一个完整的viterbi(2,1,7)编码程序，使用的是Verilog语言
RS,Viterbi,Sequence 编解码C源代码
RS,Viterbi,Sequence 编解码C源代码
卷积码编码及其Viterbi译码的实现
卷积码编码及其Viterbi译码的实现
卷积码viterbi译码的蝶形算法
卷积码viterbi译码的蝶形算法，可以大大减少卷积码viterbi译码的运算时间
这是一篇介绍用verilog语言实现viterbi译码和rake接收机的文章
这是一篇介绍用verilog语言实现viterbi译码和rake接收机的文章，实用性很强的，在这里也感谢这篇文章的作着
viterbi 约束长度为7的仿真
viterbi 约束长度为7的仿真，适用于DAB等卷积编码译码的仿真
针对WImax的实体层作设计,里面包括卷积编码,以及相对应的Viterbi解码器
针对WImax的实体层作设计,里面包括卷积编码,以及相对应的Viterbi解码器