Synthesis
共 117 篇文章
Synthesis 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 117 篇文章，持续更新中。
Simulation and Synthesis Techniques for Asynchronous FIFO Design
Simulation and Synthesis Techniques for Asynchronous FIFO Design
The MATLAB coding style, project options and synthesis directives can have a significant effect on t
The MATLAB coding style, project options and synthesis directives can have a significant effect on the final results. Knowledge about how a particular algorithm should be implemented in hardware can b
Make and answer phone calls Detect tone and pulse digit from the phone line Capture Caller ID
Make and answer phone calls
Detect tone and pulse digit from the phone line
Capture Caller ID
Support blind transfer, single-step transfer/conference, consultation transfer/conference, hold,
基于Verilog HDL设计的多功能数字钟
本文利用Verilog HDL 语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成综合、仿真。此程序通过下载到FPGA 芯片后，可应用于实际的数字钟显示中。<br />
关键词：Verilog HDL；硬件描述语言；FPGA<br />
Abstract: In
Creating Safe State Machines(Mentor)
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Finite state machines are widely used in digital circuit designs. Generally, when designing a state machine using an HDL, the synthesis tools will optimize away all states that
FPGA_Synthesis_with_the_Synplify_Pro_Tool
FPGA Synthesis with the Synplify_Pro Tool
一种8位单片机中ALU的改进设计
<P>文章提出了一种精简指令集8 位单片机中, 算术逻辑单元的工作原理。在此基础上, 对比传统PIC 方案、以及在ALU 内部再次采用流水线作业的332 方案、44 方案, 并用Synopsys 综合工具实现了它们。综合及仿真结果表明, 根据该单片机系统要求, 44 方案速度最高, 比332 方案可提高43.9%, 而面积仅比最小的332 方案增加1.6%。在分析性能差异的根本原因之后, 阐明了该
State Machine Coding Styles for Synthesis
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<span style="background-color: rgb(241, 242, 245); color: rgb(68, 68, 68); font-family: Simsun; ">本文论述了状态机的verilog编码风格,以及不同编码风格的优缺点，</span>Steve Golson's 1994 paper, "S
State Machine Coding Styles for Synthesis
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<span style="background-color: rgb(241, 242, 245); color: rgb(68, 68, 68); font-family: Simsun; ">本文论述了状态机的verilog编码风格,以及不同编码风格的优缺点，</span>Steve Golson's 1994 paper, "S
Creating Safe State Machines(Mentor)
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Finite state machines are widely used in digital circuit designs. Generally, when designing a state machine using an HDL, the synthesis tools will optimize away all states that
FPGA Synthesis with the Synplify Pro Tool
FPGA Synthesis with the Synplify Pro Tool
直接数字频率合成（Direct Digital Fraquency Synthesis,即DDFS
直接数字频率合成（Direct Digital Fraquency Synthesis,即DDFS，一般简称DDS）是从相位概念出发直接合成所需要波形的一种新的频率合成技术。
_Wiley_Synthesis_of_Arithmetic_Circuits_-_FPGA_ASIC_and_Embedded_Systems_(2006)
_Wiley_Synthesis_of_Arithmetic_Circuits_-_FPGA_ASIC_and_Embedded_Systems_(2006)_-_DDU一些硬體設計教學文件
算法FPGA实现的直接数字频率合成器
高精度的信号源是各种测试和实验过程中不可缺少的工具，在通信、雷达、测量、控制、教学等领域应用十分广泛。传统的频率合成方法设计的信号源在功能、精度、成本等方面均存在缺陷和不足，不能满足电子技术的发展要求，直接数字合成（Direct Digital Synthesis）DDS技术可以提供高性能、高频高精度的信号源，方便地获得分辨率高且相位连续的信号，基于FPGA的DDS技术提供了升级方便并且成本低廉的
Advanced ASIC Chip Synthesis Using Synopsys Design Compiler,Physi
·Advanced ASIC Chip Synthesis Using Synopsys Design Compiler,Physical Compiler and Primetime
Verilog HDL Synthesis, A Practical Primer
·Verilog HDL Synthesis, A Practical Primer
基于ARM和DDS技术的压电陶瓷驱动电源设计
DDS（Direct Digital Synthesis直接数字频率合成技术）是广泛应用的信号生成方法，其优点是易于程控，输出频率分辨率高，同时芯片的集成度高，适合于嵌入式系统设计。针对现有的压电陶瓷电源输出波形频率、相位等不能程控、电路集成度不高、体积和功耗较大等问题，本文以ARM作为控制电路核心，引入DDS技术产生输出的波形信号，并由集成高压运放将波形信号提高至输出级的电压和功率。 在压电陶瓷