MBPS
共 227 篇文章
MBPS 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 227 篇文章，持续更新中。
AD9201
max232The MAX3222/MAX3232/MAX3237/MAX3241 transceivers
have a proprietary low-dropout transmitter output
stage enabling true RS-232 performance from a
3.0V to 5.5V supply with a dual charge pump. T
低功耗蓝牙模块CC2540A1使用手册
RF-CC2540A1模块采用TI高性能无线芯片CC2540开发。是一种低成本、高度集成的UHF收发器。遵循低功耗蓝牙协议，适合单模式低功耗蓝牙应用。CC2540整合了一个1Mbps GFSK射频收发器，并利用一个具有丰富外设的8051MCU内核提供了明显优于同类竞争产品的传输覆盖范围。
RGMII三太以太网参考设计
基于FPGA的三态以太网设计代码，采用RGMII接口，经过实际测试，传输速度可达到500Mbps以上
CCK
complementary code keying 5.5Mbps防真
2.4G模组资料
高性价比的2G4模组,最高速度可达1Mbps.采用2G4专用天线(无增益)距离可达100以上.适用于交互简单通讯类产品和遥控类产品.
集成电路CD系列之CD4046
英文描述： Dual Channel, 2/0, 1Mbps Digital Isolator 8-SOIC -40 to 125
中文描述： 的CMOS微功耗锁相环
MAX3237E_DataSheet
英文描述：DaVinci Digital Media System-on-Chip 361-NFBGA
中文描述：±15kV ESD保护、电流低至10nA、3.0V至5.5V供电、速率高达1Mbps的真RS-232收发器
Windows_CE.NET下HPI驱动程序开发
· 摘要： 主要研究Windows CE.NET下ARM9与DSP间通过HPI通信的驱动程序开发,该驱动程序通过中断驱动模式控制数据的传输,以动态链接库的形式包含到Windows CE.NET操作系统中.ARM9通过此驱动程序可方便地读写DSP的片内、片外存储空间.在S3C2440A+TMS320C6713电路板上测得此驱动程序的数据传输速率可达100 Mbps,此研究对开发
无线和有线USB接口共存的数据传输系统
· 摘要： 介绍一种基于DSP的无线和有线USB接口的数据传输系统,实现无线USB和有线USB之间的通信,将无线USB数据传输到PC机,解决无线USB设备向PC机兼容问题.该系统可实现无线USB的62.5 kbps的数据传输速率,有线USB的实际传输速率达到100 Mbps,可以实现高速实时的数据传输.由于以DSP为核心处理器,适合于语音和控制系统的应用.该系统具有小型化、低
基于DSP的TURBO编译码器的设计与实现
· 摘要： 基于Log_MAP算法,提出了一种TURBO码DSP实现方案.利用内联函数、循环展开,软件流水线技术对算法进行了优化,在TMS320C6416芯片上实现了36Mbps的编码速率及1.6Mbps译码速率(5次迭代).该方案可以灵活设置码率、帧长、迭代次数等关键参数,适用于不同要求的高速通信系统.
基于DSP的多路因特网数据采集
· 摘要： 针对卫星传输的2Mbps以下网络数据的特点,设计了一种DSP软件实现的多路因特网数据采集平台,介绍了其原理与具体实现方法,分析了该平台的硬件结构和软件流程.该平台可有效地实现多路因特网数据的采集.
NRF24L01高速嵌入式无线数传模块
高速率：2Mbps，由于空中传输时间很短，极大的降低了无
线传输中的碰撞现象（软件设置1Mbps或者2Mbps的空中传输速
率）
核数据采集系统中的100Mbps以太网控制模块
介绍清华同方核数据采集系统中的1 0 0 M b p s 以太网控制模块的硬件、软件设计， 以及以太网控制模块的发展和未来。该模块是基于3 2 位高性能的C o l d F i r e 5 3 0 7
高速全数字解调中并行载波同步的研究
载波同步是解调系统中的关键技术，本文针对320Mbps 全数字并行解调系统中的载波<BR>同步算法进行研究。文中对比传统解调系统，对全数字系统的中频采样、并行化结构进行了介绍，并针对载波同步技术的并行
3.3V单电源供电、以622Mbps驱动激光二极管
本文主要介绍了3.3V单电源供电、以622Mbps驱动激光二极管 。
LTE主要技术特征
LTE主要技术特征:3GPP 要求LTE 支持的主要特性和性能指标如下图所示。峰值数据速率<BR>下行链路的立即峰值数据速率在20MHz 下行链路频谱分配的条件下，可以达到100Mbps（5 bps/
中频收发子系统芯片AD6402
AD6402是一个完整的中频收发子系统，可用于FM或FSK调制的高比特速率的通信系统或优化设计的1Mbps的时分多址系统中.AD6402集成了VCO和一个低压降的电压调节器,片内的IQ调制器使用差分正
基于FPGA的同步数字复接系统的设计
数字复接技术是数字通信网的一项重要技术，能够将若干路低速信号合并为一路高速信号，进而提高传输效率。应用可编程逻辑门阵列(FPGA)芯片实现复接系统便于修改电路结构，增强设计的灵活性，并且节约了系统资源。 本文基于FPGA的同步数字复接系统的设计与建模，首先介绍了EDA技术及其发展，然后对数字复接技术的基木原理进行说明，采用自顶向下的数字系统建模思路，提出了基于FPGA的同步数字复接系统的设计方法，
卷积编码和维特比译码的FPGA实现
由于其很强的纠错性能和适合硬件实现的编译码算法，卷积编码和软判决维特比译码目前已经广泛应用于卫星通信系统。然而随着航天事业的发展，卫星有效载荷种类的增多和分辨率的不断提高，信息量越来越大。如何在低信噪比的功率受限信道条件下提高传输速率成为目前亟待解决的问题。本论文结合在研项目，在编译码算法、编译码器的设计与实现、编译码器性能提高三个方面对卷积编码和维特比译码进行了深入研究，并进一步介绍了使用VHD
多种高效编码和调制技术
本论文介绍了几种编码和调制技术的基本原理和课题的总体实现结构，重点分析和讨论了滚降系数可调的成形滤波、内插技术以及滤波器中乘法器、加法器的实现方法。通过外部控制器可对FPGA内部设计的多项参数进行设置，可支持32.000kbps～4.096Mbps范围内的多速率数据传输，适用于各种信道限带性能要求的传输系统。本论文使用一片FPGA芯片实现了信道编码(包括数据加扰、差分编码、卷积码、RS码、交织等)