时钟校准
共 43 篇文章
时钟校准 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 43 篇文章，持续更新中。
校准复用器简化系统校准设计
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Abstract: IC switches and multiplexers are proliferating, thanks to near-continual progress in lowering the supply voltage,incorporating fault-protected inputs, clamping the output voltage, and
ADIS16334安装_机械设计指南和示例
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ADIS16334是一款薄型、完全校准的MEMS惯性测量单元(IMU)。图1为该封装的顶视图，其中包括四个安装孔，配备嵌入式安装架，有助于控制附加硬件的整体高度。安装孔为M2 × 0.4 mm或2至56个机械螺丝提供了足够的间隙。<br />
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一种带振幅调节的晶体振荡器
<span id="LbZY">设计了一种带振幅控制的晶体振荡器，用于32 768 Hz的实时时钟。振幅调节环采用源接地振荡器形式来得到高的频率稳定性和低的功耗。使用MOS管电阻有效的减小了版图面积。电路在0.35 μm、5 V CMOS工艺上实现，仿真和测试结果都能满足设计要求。<br />
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16位高速模数转换模块的设计及其动态性能测试
本文结合研究所科研项目需要，基于16 位高速ADC 芯片LTC2204，设计了一种满足课题要求的高速度高性能的16 位模数转换板卡方案。该方案中的输入电路和时钟电路采用差分结构，输出电路采用锁存器隔离结构，电源电路采用了较好的去耦措施，并且注重了板卡接地设计，使其具有抗噪声干扰能力强、动态性能好、易实现的特点。<br />
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多时钟域的异步信号的参考解决
多时钟域的异步信号的参考解决
使用时钟PLL的源同步系统时序分析
使用时钟PLL的源同步系统时序分析<BR>一）回顾源同步时序计算<BR>Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup Time<BR>Hold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew
数字钟实验电路的设计与仿真
<span style="color: rgb(0, 0, 0); font-family: 'Trebuchet MS', Arial; font-size: 11.818181991577148px; line-height: 21px; ">基于Multisim 10 软件对数字钟电路进行设计和仿真。采用555定时器产生秒时钟信号，用时钟信号驱动计数电路进行计数，将计数结果进行译码，最终在L
高增益跨导型运算放大器设计
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运算放大器作为模拟集成电路设计的基础，同时作为DAC校准电路的一部分，本次设计一个高增益全差分跨导型运算放大器。</p>
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<img alt="" src="http://dl.eeworm.com/ele/img/829019-12020Q63525448.jpg" style="width: 656px; height: 360px; " /></p>
AN-741鲜为人知的相位噪声特性
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关于相位噪声专题的信息有很多，包括相位噪声特性1、相位噪声测量方法2以及它对系统性能的影响3。众所周知，振荡器和时钟的相位噪声已成为导致现代无线电系统性能降低的因素之一。然而，大多数传统相位噪声分析仅将重点放在单载波无线电系统中正弦波信号的降低，而相位噪声对多载波接收机、宽带系统或数字无线电的影响则很少涉及。本应用笔记将讨论一些与数据采样系统相位噪声有
压控振荡器（可编程时钟振荡器）
压控振荡器（可编程时钟振荡器）
实现UXGA解决方案的双通道AD9884A设计准则
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借助AD9884A，利用一种双芯片“乒乓”配置可以实现超过140 MHz的像素时钟速率。双芯片解决方案与交替像素采样解决方案的不同之处在于，前者可以维持全速刷新率。双通道AD9884A设计有多种实现方式。本应用笔记旨在让用户了解在实现这种乒乓配置时需要考虑的因素。相关变量包括布局和路由限制、时钟选择、图形控制要求和最高速率要求等。<br />
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一种用于高精度DA转换器的数字校准技术
数字校准技术
在ADIS16480中调谐扩展卡尔曼滤波器
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ADIS16480是一款MEMS惯性测量单元(IMU)，内置一个三轴加速度计、一个三轴陀螺仪、一个三轴磁力计和一个气压计。除了提供完全校准、帧同步的惯性MEMS传感器，ADIS16480还集成了一个扩展卡尔曼滤波器(EKF)，可计算动态方位角。<br />
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校准触摸屏系统研究
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Abstract: Mechanical misalignment and scaling factors lead to a mismatch between the values coming from a touchscreen panel (as translated by a touch screen controller) and the display (typical
时钟应用中的直接数字频率合成器
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直接数字式频率合成器（DDS）—DDS同DSP（数字信号处理）一样，也是一项关键的数字化技术。与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点。</p>
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了解ADF7021的AFC环路并为实现最小前同步码长度而进行优化
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无线电通信网络中的远程收发器使用自己的独立时钟源。因此，这些收发器容易产生频率误差。当发射机启动通信链路时，关联的接收机需要在数据包的前同步码阶段校正这些误差，以确保正确的解调<br />
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基于MPC92433的高频时钟电路的设计
<span style="color: rgb(0, 0, 0); font-family: 'Trebuchet MS', Arial; font-size: 11.818181991577148px; line-height: 21px; ">提出一种高频时钟电路的设计方案。利用一款先进的可编程时钟合成器MPC92433，基于FPGA的控制，实现4对LVDS信号输出。系统经过测试，输出时钟信号
MSP430模数转换模块--ADC12
MSP430的各种调好的模块，串口，模数转换，时钟，定时器、低功耗、看门狗、PWM等
实现UXGA解决方案的双通道AD9981设计准则
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借助AD9981，利用一种双芯片“乒乓”配置可以实现超过110 MHz的像素时钟速率。双芯片解决方案与交替像素采样解决方案的不同之处在于，前者可以维持全速刷新率。双通道AD9981设计有多种实现方式。本应用笔记旨在让用户了解在实现这种配置时需要考虑的因素。相关变量包括布局和路由限制、时钟选择、图形控制要求和最高速率要求等。<br />
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时钟切换电路英文资料.
With more and more multi-frequency clocks being used in today's chips, especially in the communications field, it is often necessary to switch the source of a clock line while the chip is running.