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Language,VHDL)在寄存器传输级(Register Transfer Level,RTL描述了该硬件最优化的算术编码实现方案,并以Altera 20K200E FPGA为基础,在Active-HDL
2013-05-16 15:00:01
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在QuartusⅡ平台下运用Verilog HDL语言和原理图设计可以很方便地应用各种抑制杂散信号的方法来提高输出信号的谱质。
2013-07-27 23:40:02
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(2)深入研究了回波抵消器基于FPGA的设计流程与实现方法，并利用硬件描述语言Verilog HDL实现了各部分算法。
2013-06-23 19:00:01
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而后，通过使用Verilog HDL硬件描述语言对系统作了具体的软硬件实现。
2013-06-13 02:40:01
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采用VHDL和Verilog HDL语言对时分复用模块、信道编解码模块、调制解调模块等进行了模块化设计，并对电路板设计过程中系统的配置和控制、无源滤波器设计、阻抗匹配电路设计等问题进行了详细的讨论，最后对印制电路板进行测试和调试
2013-07-21 04:10:01
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电路设计标准规范_中兴
《规范》制图部分以Cadence 平台Concept HDL 原理图工具为依据，但其大部分内容不局限于该
工具的约束。
2022-09-11 08:40:01
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normal;">part3：http://dl.21ic.com/download/modelsim-266342.html
ModelSim是优秀的HDL
2022-09-16 10:50:02
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本算法的FPGA实现是基于Verilog HDL的，代码风格采用Altera推荐的编写方法，并采用业界流行的综合、仿真与设计工具来进行设计。
2023-06-12 21:10:04
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移植MicroBlaze嵌入式处理器软核作为主控制器，利用Verilog HDL语言描述IP核形式设计SATA控制器核和NAND FLASH控制器核。
2023-06-27 12:20:02
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论文使用硬件描述语言Verilog HDL对AES加密算法进行描述。 论文最后进行了时序仿真，并记录了测试数据，验证了系统的正确性与速度性。
2023-09-11 21:50:01
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论文使用硬件描述语言Verilog HDL对AES加密算法进行描述。 论文最后进行了时序仿真，并记录了测试数据，验证了系统的正确性与速度性。
2023-09-24 10:10:01
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论文使用硬件描述语言Verilog HDL对AES加密算法进行描述。 论文最后进行了时序仿真，并记录了测试数据，验证了系统的正确性与速度性。
2023-09-25 20:20:01
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@@ 此外，由于FPGA实现了整个信息采集系统的接口和时序控制的功能，所以本文详细论述了用Verilog HDL语言在FPGA内实现数据采集时序控制、数据通讯等功能，并在ISE9.1开发环境下进行了Modelsim
2023-09-28 03:10:01
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采用VHDL和Verilog HDL语言对时分复用模块、信道编解码模块、调制解调模块等进行了模块化设计，并对电路板设计过程中系统的配置和控制、无源滤波器设计、阻抗匹配电路设计等问题进行了详细的讨论，最后对印制电路板进行测试和调试
2023-09-30 17:30:02
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在QuartusⅡ平台下运用Verilog HDL语言和原理图设计可以很方便地应用各种抑制杂散信号的方法来提高输出信号的谱质。
2023-10-02 10:40:01
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本算法的FPGA实现是基于Verilog HDL的，代码风格采用Altera推荐的编写方法，并采用业界流行的综合、仿真与设计工具来进行设计。
2023-10-02 11:00:01
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，主要完成的工作有： (1)深入研究CCSDS图像压缩算法，并从算法性能和硬件实现复杂度两个方面，将该算法与JPEG2000和SPIWT图像压缩算法进行比较分析； (2)用硬件描述语言Verilog HDL
2023-10-02 21:10:01
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(2)深入研究了回波抵消器基于FPGA的设计流程与实现方法，并利用硬件描述语言Verilog HDL实现了各部分算法。
2023-10-03 07:20:01
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首先阐述JPEG基本模式的压缩编码的标准，然后在设计规划过程中，采用SOC的设计思想，给出整个系统的内部结构、层次划分，对各个模块的HDL实现进行详细的描述，最后完成整体验证。
2023-10-04 21:00:01
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整个系统采用Verilog HDL硬件描述语言在Quartus Ⅱ环境下进行设计与仿真，结果符合要求。
2023-10-05 14:30:01
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