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Verilog hdl语言 常用乘法器设计，可使用modelsim进行仿真
2017-01-02 10:40:01
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Verilog hdl语言 常用加法器设计，可使用modelsim进行仿真
2013-12-24 09:35:10
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Verilog hdl语言的常用除法器设计，可使用modelsim进行仿真
2013-12-17 13:56:14
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Verilog HDL编写的4条指令CPU
2014-01-27 09:38:49
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使用verilog完成了RS编码的设计，编码参数为输入188，输出204
2017-01-23 20:31:02
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基于verilog的fir滤波器设计，用的并行结构。在前面基础上加入四级流水（加法器，并行乘法器，乘法结果相加两级），通过验证。
2013-11-26 15:21:05
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verilog语言 实现5分频程序
2013-12-24 19:20:10
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VERILOG
16-bit Analogue-Digital Converter
2013-12-09 05:15:23
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Verilog的LED控制器源程序，用于LED显示屏幕的控制。
2017-02-24 20:40:02
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verilog写的控制喇叭的FPGA程序。
2014-01-10 17:32:12
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DW8051 Verilog VHDL 源码和文档
2014-12-20 03:39:03
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Uart verilog 代码 可综合 很好的代码
2017-03-11 20:34:02
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artera 的一个SDRAM 模型（verilog）
2014-12-08 15:37:02
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I2C core 及testbench（verilog）
2017-03-14 10:44:01
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verilog语言实现的数字钟，各种定时闹钟功能类似真实的表~利用EDA实验平台实现~~
2014-06-21 15:00:12
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RGB转为YCBCR格式的verilog源代码，对熟悉verilog编程有帮助
2017-04-05 20:00:02
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JPEG_D IP Core
Verilog crypted source
2017-04-12 00:45:02
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Verilog code for 4 t0 1 multiplexer
2013-12-15 05:00:02
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基于verilog语言的ＧＰＳ模拟源代码，代码为４颗星，包含噪声信号。
2017-04-20 00:47:02
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Verilog实现的DES和3-DES，包含四种模式，已仿真和验证过
2013-12-17 08:33:11
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