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电力电子器件习题及题解
1.1 使晶闸管导通的条件是什么？
答：使晶闸管导通的条件是：晶闸管承受正向阳极电压，并在门极施加正向触发电流（脉冲）。或者UAK >0且UG
2024-03-13 00:00:02
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对CAN 是什么、CAN 的特征、标准规格下的位置分布等、
CAN 的概要及CAN 的协议进行了说明。
2025-02-04 19:30:01
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资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->数字电路EDA 入门：VHDL 程序实例集.PDF
2023-05-10 22:30:05
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书名：Verilog-HDL实践与应用系统设计，主要内容包括硬件描述语言、组合和时序逻辑电路、触发器、应用系统设计实例等
2023-10-08 00:50:01
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资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->cpld与8051的总线接口vhdl设计源码.rar
2024-10-05 14:00:01
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资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->VHDL程序实例集 167页 3.1M.PDF
2024-12-10 19:30:02
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资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->VHDL中Loop动态条件的可综合转化.pdf
2024-12-17 21:00:02
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资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->VHDL数字系统设计与高层次综合.dat
2024-12-31 19:20:01
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资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->FPGA_VHDL快速工程实践入门与提高.rar
2025-01-08 23:40:01
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output until that voltage reaches the device’s specified trip value and then maintains the reset output active
2014-11-18 03:21:02
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VBScript帮助手册 Microsoft Visual Basic Scripting 版是 Visual Basic 程式語言家族中最新的一個成員，它將 Active Scripting 帶入更多不同的環境中
2016-04-20 00:05:01
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Besides passive transmission lines and
components, active RF circuits are also addressed.
2014-01-17 15:26:12
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针对排序学习中如何选择最值得标注的样本和通过尽可能少的已标注样本训练出较好的排序模型的问题，将主动学习的思想引入排序学习中，提出一种基于排序感知机的主动排序学习算法——Active PRank。基于真
2023-12-27 11:40:01
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猜数字，给定六个数列的生成公式,随机地从上述数列中选取一个作为本轮游戏的数列，并从该数列中随机地选取连续地三个元素，请用户猜该数列的下一个元素是什么？
2013-12-21 22:34:06
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span style="font-family:宋体, Arial, Helvetica, serif;white-space:normal;">本书主要内容包括：什么是数学、数学产生于何时、第一部数学著作是什么
2021-11-03 23:37:54
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Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，
2013-05-30 03:40:02
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摘 要：以上海地区的出租车计费器为例，利用Verilog HDL语言设计了出租车计费器，使其具有时间
显示、计费以及模拟出租车启动、停止、复位等功能，并设置了动态扫描电路显示车费和对应时间，显示
了硬件描述语言
2014-12-06 21:36:02
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通过应用Verilog HDL对多功能电子钟的设计，达到对Verilog HDL的理解，同时对CPLD器件进行简要了解。
2017-03-06 10:56:02
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Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，
2024-02-03 07:50:01
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所用语言为Verilog HDL.
2015-05-02 10:16:01
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