找到约 1,164 条结果
www.eeworm.com
首先阐述了系统的总体设计方案和设计参数,接着分为物理层和链路层详细阐述了各个模块的设计与仿真,包括matlab仿真和modelsim仿真,文中给出了大量的仿真结果图。
2024-02-19 11:40:01
下载 7
查看 1,830
www.eeworm.com
2．成功用硬件描述语言在Xilinx公司软件ISE的环境下编写代码，在Synplify和Modelsim上做了综合和仿真。 3．对实验结果进行精度和速度分析。
2024-03-11 18:10:01
下载 1
查看 4,373
www.eeworm.com
通过软件方式实现整个信息采集系统的接口和时序控制的功能，所以本文第四章专门讨论了使用VHDL语言在FPGA内实现的数据采集、数据通讯、格式转换以及时序控制等功能，并在ISE7.1开发环境下对所设计的软件进行了Modelsim
2024-03-16 21:50:01
下载 10
查看 2,520
www.eeworm.com
然后，按照层次化、模块化的设计思想，在Xinlinx公司的ISE 7．1工具中，采用硬件描述语言VHDL作为设计输入，对各运算器和控制模块进行电路设计；采用Menter公司的ModelSim SE 6.2b
2024-04-06 01:00:02
下载 7
查看 898
www.eeworm.com
在此基础上，本文使用硬件描述语言Veillog HDL，在QuartusⅡ和ModelSim软件平台上实现各功能模块，并通过模块级和系统级功能仿真以及时序仿真验证，最终在现场可编程门阵列(Field Programmable
2024-04-07 07:20:01
下载 4
查看 3,209
www.eeworm.com
首先，请您大致讲一下4引脚封装具体是怎样的封装，采用这种封装的背景和目的是什么。首先，采用4引脚封装是为了改善SiCMOSFET的开关损耗。
2021-11-07 21:30:01
下载 1
查看 5,759
www.eeworm.com
1.1 与其他计算机语言相比较，MATLAB语言突出的特点是什么？
2022-08-12 20:30:02
下载 7
查看 4,159
www.eeworm.com
同时在ModelSim SE6.1d软件下进行了系统功能仿真，并且在Altera公司的FPGA设计软件QuartusⅡ6.0下进行了系统时序仿真。
2013-07-10 05:30:01
下载 76
查看 1,137
www.eeworm.com
在具体的设计过程中，利用Synplify Pro综合工具、ModelSim仿真工具、ISE集成的软件开发环境中对各个功能模块进行综合优化、仿真验证以及下载实现。
2013-08-02 16:00:04
下载 178
查看 1,115
www.eeworm.com
设计选用硬件描述语言VerilogHDL，在开发工具Xilinx ISE7.1中完成整个系统的设计、综合、布局布线，利用Modelsim进行功能及时序仿真，使用DriverWorks为PCI软核编写WinXP
2013-04-24 16:38:21
下载 148
查看 1,157
www.eeworm.com
本文还研究了IP核的验证方法，并对所设计的USB2．0设备控制器建立了功能完备的ModelSim仿真验证环境，搭建了FPGA硬件验证平台，设计了具有AHB接口的设备控制器和带有8051的设备控制器，并分别在
2013-06-30 14:00:01
下载 182
查看 1,140
www.eeworm.com
使用ModelSim SE6.0对各种模式的译码器进行全面仿真验证，Xilinx ISE8.2i时序分析报告表明译码器布局布线后最高译码速度可达200MHz。
2013-06-24 03:10:01
下载 33
查看 1,156
www.eeworm.com
Verilog HDL代码经过modelsim仿真验证，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上进行综合验证以及静态时序分析，综合软件为QUATURSⅡ V8．0。
2013-04-24 16:38:21
下载 169
查看 1,110
www.eeworm.com
设计选用硬件描述语言VerilogHDL，在QuartusⅡ中完成模块的综合和布局布线，在QuartusⅡ和Modelsim中进行时序仿真验证，最终下载到自主设计Altera公司的Cyclone开发板中
2013-06-14 16:00:01
下载 74
查看 1,132
www.eeworm.com
在分析了所需要的资源的基础上，课题决定采用Altera的Cyclone EP1C12 FPGA设计视频信号处理模块，在Quartus II和modelsim平台下，用Verilog HDL语言开发。
2013-05-19 00:30:02
下载 37
查看 1,142
www.eeworm.com
应用Ouartus Ⅱ图形输入与Verilog HDL语言相结合设计实现了PID控制器，用Modelsim仿真验证了设计结果的正确性，用Synplify Pro进行电路综合，在Quaitus Ⅱ软件中实现布局布线
2013-06-13 18:30:01
下载 170
查看 1,139
www.eeworm.com
最后，在Modelsim环境下建立测试平台，完成了对整个设计的RTL级的仿真验证，并针对Altera公司的FPGA芯片stratixⅡ系列的EP2S60-4器件进行优化，从而使工作频率最终达到134MHz
2013-07-24 14:50:01
下载 150
查看 1,080
www.eeworm.com
整个信号处理过程全部采用VHDL硬件描述语言来设计，并用Modelsim仿真系统功能进行调试，最后使用了Xilinx 公司可编程的FPGA芯片XC2S100完成，满足系统设计的要求。
2013-07-05 23:20:01
下载 43
查看 1,124
www.eeworm.com
应用Ouartus Ⅱ图形输入与Verilog HDL语言相结合设计实现了PID控制器，用Modelsim仿真验证了设计结果的正确性，用Synplify Pro进行电路综合，在Quaitus Ⅱ软件中实现布局布线
2013-05-24 23:40:01
下载 35
查看 1,096
www.eeworm.com
应用Ouartus Ⅱ图形输入与Verilog HDL语言相结合设计实现了PID控制器，用Modelsim仿真验证了设计结果的正确性，用Synplify Pro进行电路综合，在Quaitus Ⅱ软件中实现布局布线
2023-06-11 16:10:19
下载 10
查看 6,786