找到约 1,029 条结果
www.eeworm.com
幸运的是，即使你不会51单片机，Ration也可以带领你彻底征服这个看似复杂实则简单的单片机
不管是什么单片机，本质上都一样，对外表现为N个引脚，用引脚的高低电平变化来完成各种控制通信工作。
2022-04-02 20:30:01
下载 3
查看 8,095
www.eeworm.com
两年前，编辑《时序篇》之际，笔者忽然对TimeQuest 产生兴趣，可是笔者当时却就连
时序是什么也不懂，更不明白时序有理想和物理之分，为此笔者先着手理想时序的研究。
2022-05-02 22:00:01
下载 11
查看 4,701
www.eeworm.com
从调试到现在已经烧毁了5片stm32都是cpu短路，等有空查查是什么原因。
2022-06-10 17:30:01
下载 7
查看 5,856
www.eeworm.com
第二章为基于帧分裂和归零的并行Turbo编码的设计与实现，分别介绍了编码器和译码器的RTL设计，还提出了一种基于多端口存储器的并行子交织器和解交织器设计。
2013-04-24 16:38:36
下载 187
查看 1,144
www.eeworm.com
本文整个的设计均使用Verilog HDL硬件描述语言进行RTL级代码的编写，并通过VCS软件进行功能仿真，使用Verdi软件对仿真波形进行检查以及代码优化。
2023-09-13 10:10:01
下载 10
查看 3,370
www.eeworm.com
重点阐述了本设计需要实现的IPv6核心协议：IPv6协议，ICMPv6协议和邻居发现协议(NeighborDiscovery)；其次介绍了嵌入式处理器LPC2210的特点、内部结构、存储器寻址，以及与以太网芯片RTL8019AS
2023-09-24 09:40:01
下载 1
查看 9,573
www.eeworm.com
对以上设计，采用Verilog HDL语言实现它们的RTL级的设计，并且在Modelsim环境下建立测试平台，完成了仿真验证。
2023-09-29 01:00:01
下载 3
查看 1,511
www.eeworm.com
第二章为基于帧分裂和归零的并行Turbo编码的设计与实现，分别介绍了编码器和译码器的RTL设计，还提出了一种基于多端口存储器的并行子交织器和解交织器设计。
2023-10-09 00:00:02
下载 7
查看 1,513
www.eeworm.com
第二章为基于帧分裂和归零的并行Turbo编码的设计与实现，分别介绍了编码器和译码器的RTL设计，还提出了一种基于多端口存储器的并行子交织器和解交织器设计。
2024-03-13 14:00:01
下载 8
查看 2,082
www.eeworm.com
19. 8139 rtl 源代码.
20. VxWork的开发培训教程.
21. 这是VXWORK培训教程的第2部（共15部）01Getting_Started.
2015-04-24 09:50:55
下载 35
查看 1,653
www.eeworm.com
是什么还在要求更高的压缩速率？还有被我们遗忘的地方吗？还有什么应用让我们继续追求更精妙的压缩算法？ 在作者看来，这个应用领域就是移动视频服务。
2013-06-23 13:10:01
下载 95
查看 1,081
www.eeworm.com
2022-05-08 11:00:01
下载 9
查看 511
www.eeworm.com
是什么还在要求更高的压缩速率？还有被我们遗忘的地方吗？还有什么应用让我们继续追求更精妙的压缩算法？ 在作者看来，这个应用领域就是移动视频服务。
2023-11-02 04:30:01
下载 6
查看 5,415
www.eeworm.com
是什么还在要求更高的压缩速率？还有被我们遗忘的地方吗？还有什么应用让我们继续追求更精妙的压缩算法？ 在作者看来，这个应用领域就是移动视频服务。
2024-02-16 05:20:01
下载 9
查看 2,209
www.eeworm.com
6） 接收机的门限不同... 23 第十五章 【卫视知识】... 24 一、 数字卫星电视系统简介... 24 （1） DTH系统的组成... 24 二、 什么是地球同步卫星... 26 三、 IRD是什么
2024-09-17 11:50:02
下载 9
查看 7,805
www.eeworm.com
在设计过程中，用高级硬件描述语言verilogHDL进行RTL级描述。
2013-05-19 02:30:01
下载 29
查看 1,179
www.eeworm.com
运用Verilog硬件描述语言设计并实现了各功能模块，并使用QuartusⅡ进行了功能仿真，最后得到了各模块的RTL级电路图。
2023-10-01 10:40:01
下载 6
查看 7,726
www.eeworm.com
在设计过程中，用高级硬件描述语言verilogHDL进行RTL级描述。
2023-11-01 09:40:01
下载 5
查看 7,972
www.eeworm.com
主要完成了时延模块、瑞利衰落模块、背板接口模块等的RTL级代码的开发、仿真、综合和板上调试；完成了FPGA和后台软件的联合调试；完成了两天线到四天线的改版工作，使FPGA内部的工作频率翻了一倍，大幅降低了
2013-04-24 16:38:38
下载 106
查看 1,136
www.eeworm.com
OV5640_CSP3_DS_2.01_Ruisipusheng.pdf
PCF8563.pdf
PCF8591.pdf
RJ45_HR911105A.pdf
RTL8201CP.pdf
2022-01-10 00:00:01
下载 17
查看 7,358