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verilog浮点乘发器，特定数据结构，指数底为10,利用pipeline
2013-12-27 14:20:01
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verilog浮点乘发器，特定数据结构，指数底为10
2014-01-26 01:02:01
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VHDL与Verilog的比较
2015-02-12 10:27:01
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SystemC to Verilog 转换源程序。
2015-02-19 10:10:01
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Verilog源码14.rar
2013-12-14 08:36:01
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Verilog源码13.rar
2014-01-23 20:27:02
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Verilog源码15.rar
2015-03-02 00:36:01
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Verilog源码10.rar
2015-03-02 00:37:02
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Verilog源码9.rar
2013-12-22 06:23:04
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Verilog源码11.rar
2014-11-28 12:11:02
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verilog基础知识.rar
2013-12-04 19:41:01
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块交织的verilog代码
2014-01-10 14:10:10
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verilog2000更新部分，请对照前一个标准。加入了一些新的支持
2013-12-15 22:05:02
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verilog编写的alu模块
2015-03-09 20:37:01
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Computer Architecture Handbook on Verilog HDL
2015-03-15 20:29:01
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DesignWave 2005 8
Verilog Example
2013-12-01 04:31:15
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uart d的verilog 程序，可以实现普通串口功能
2013-12-29 15:42:07
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mining source code written in Verilog
2015-05-06 00:17:01
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强调Verilog代码编写规范，经常是一个不太受欢迎的话题，但却是非常有必要的。
每个代码编写者都有自己的编写习惯，而且都喜欢按照自己的习惯去编写
2015-05-12 10:14:02
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arm verilog hdl ip core
2014-01-14 08:33:01
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