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Aiming at the problem of the digital ultrasonic diagnostic imaging system
2013-10-10 03:40:01
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一个完整的嵌入式linux系统包含4部分内容：bootloader、parameters、kernel、root file system。
2013-10-31 15:52:02
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FPGA产品的逻辑单元越来越多，性能越
来越高，单位成本和功耗向越来越低的方向发展，使得可编程片上系统SOPC(System On
Programmable Chip)设计成为必然趋势
2015-05-25 09:51:26
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这些非稳定因素是由于制动时车轮抱死而产生的，汽车防抱死制动系统ABS(Anti-lockBraking system)可以避免制动时的这些不利因素，缩短刹车距离，保证汽车安全制动。
2023-06-14 20:30:05
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builder以及Quartus Ⅱ开发软件进行SOPC(System On a Programmable Chip)设计流程后，依据调制解调算法提出了一种基于DSP Builder调制解调器的SOPC
2023-06-26 20:50:03
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traditional enterprises has become an inevitable trend.Under the background of developing software system
2023-09-21 06:20:02
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safety of fans when designing products.This paper will introduce a kind of children's anti-touch fan system
2023-09-28 02:10:01
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This paper studies the design of the automatic sorting robot positioning system.
2023-09-30 14:30:01
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builder以及Quartus Ⅱ开发软件进行SOPC(System On a Programmable Chip)设计流程后，依据调制解调算法提出了一种基于DSP Builder调制解调器的SOPC
2024-03-19 19:40:01
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多种设计输入方法
– Quartus II
• 原理图式图形设计输入
• 文本编辑
– AHDL, VHDL, Verilog
• 内存编辑
.
2015-04-24 09:50:57
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随着嵌入式应用系统的智能化要求及其功能的增多，嵌入式软件变得越来越复杂，借助于EOS（Embedded Operating System，嵌入式操作系统）能有效缩短产品开发周期，降低开发成本。
2024-11-19 20:50:02
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设计中采用的关键技术包括：基于FPGA和IP Core的Verilog HDL设计、数据采集、数据存储、数据处理以及数据波形的实时显示。
2013-06-05 06:30:01
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其二，根据得到的信道自适应迭代译码方案，借助Xilinx公司Spartan3 FPGA硬件平台，使用Verilog硬件描述语言，将用C/C++语言写成的信道自适应迭代译码算法转化成为硬件设计实现，得到硬件电路
2013-05-31 12:10:02
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整个译码器模块的设计采用Verilog语言描述，并在VirtexⅡPro系列FPGA芯片上实现。
2013-04-24 16:38:25
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其次设计了基于WinCE操作系统的图像采集、GPIO、PWM、外中断EINT-19的流接口驱动程序；同时设计了基于WinCE操作系统的图像采集及压缩、网络通信、车模速度采集的应用程序；FPGA内部逻辑电路采用Verilog
2013-04-24 16:38:27
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针对某工程应用中的具体要求，我们以FPGA为平台，采用Verilog HDL语言对改进算法进行了硬件实现。
2013-06-18 08:50:01
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本文的所有逻辑模块均采用Verilog HDL语言进行描述设计。 本文最后对系统进行了调试。经实验验证，系统达到了图像实时采集、存储的功能，能进行正确可靠的工作。
2013-07-02 18:20:01
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2、利用VerilogHDL语言非常容易掌握，功能比VHDL更强大的特点，可以在设计时不断修改程序，来适用不同规模的应用，而且采用Verilog输入法与工艺性无关，利用系统设计时对芯片的要求，施加不同的约束条件
2013-04-24 16:38:35
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章以带隙电压基准和电流基准电路为例，介绍 了参考电压源和电流源的设计方法，其中对温度补偿技术作了详细分析；第 10 章为模拟与数字转换电 路（ADC），重点介绍了 ADC 的概念与工作原理以及采用 Verilog-A
2022-06-02 05:00:01
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采用标准数字IC设计流程，对协议状态机化简后，进行了RTL级的Verilog编码设计，基于FPGA进行了原型验证。根据需要，对芯片的内部进行了时钟门控处理来降低功耗。
2022-06-25 15:10:02
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