USB2.0 IP核,ASIC,FPGA可用,Verilog HDL源代码
USB2.0 IP核,ASIC,FPGA可用,Verilog HDL源代码
verilog实现的AES-128加解密程序，FPGA验证通过
verilog实现的AES-128加解密程序，FPGA验证通过
使用Verilog-HDL设计2位-16进制计数器
有限状态机和可综合风格的Verilog HDL
由于Verilog HDL和 VHDL 行为描述用于综合的历史还只有短短的几年，可综合风格的Verilog HDL 和VHDL的语法只是它们各自语言的一个子集。
16QAM调制与解调的Verilog语言的功能实现
Verilog HDL数字设计与综合（第二版）
I2C总线串行数据接口的Verilog 实现
接收功能。
关
基于Quartus II 9.0 (32-Bit)的Verilog语言时钟程序
基于Quartus II 9.0 (32-Bit)的Verilog语言时钟程序
verilog编写的调用cordicIP核实现sin信号的完整工程
verilog编写的调用cordicIP核实现sin信号的完整工程
ACTEL FPGA 6位数码管计数999999，Verilog描述
基于Verilog HDL的I2C总线分析器
工作模式：被动、主机和从机模式，并提供了嵌入式系统设计接口。通过硬件总体框架分析，分模块输入，
介绍Xilinx CPLD中配置UART的VHDL和Verilog源代码
commun