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[fpdiv_vhdl.rar] - 四位除法器的vhdl源程序 [vhdl范例.rar] - 最高优先级编码器8位相等比较器 三人表决器（三种不同的描述方式） 加法器描述 8位总线收发器：74245
2014-01-07 05:52:10
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FIR滤波器实现的方式优缺点 结合Altera公司的Stratix系列产品的特点,以一个基于MAC的8阶FIR数字滤波器的设计为例,给出了使用Verilog硬件描述语言进行数字逻辑设计的过程和方法,并且在QuartusⅡ
2017-01-24 10:16:02
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ASIC设计，Quartus? II软件10.1是业界性能和效能首屈一指的软件，现在可以下载。这一最新版软件引入了Qsys，它是功能强大的系统集成新工具。
2023-06-06 17:40:23
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peripheral components are easily instantiated by using Altera’s SOPCBuilder in conjuction with the Quartus
2014-12-08 15:30:03
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有fft，fir，dspbulder，iir，quartus II 等内容，非常的详细，值得一看的好的ppt啊。我把好的资料贡献给大家看看啊1
2017-06-20 00:52:01
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然后应用FPGA设计软件ModelSim和Quartus II分析自适应滤波器速度和消耗逻辑单元数的设计方法。
2025-03-11 08:40:02
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本文介绍了电机鉴向、四倍频的原理以及使用EMPM7128S 进行鉴向、四倍频、计
数的方法，并给出了相应的VHDL 程序和仿真图。
关键词：EPM7128S 鉴向四倍频 VHDL
A
2024-01-14 16:50:01
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介绍了基于VHDL语言设计的电梯控制器，并进行了电路综合和仿真。该控制器遵
循方向优先的控制方式方案，提供 6个楼层多用户的载客服务并指示电梯的运行情况。
关键词：VHDL；控制器；
2024-04-01 23:50:01
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关于一个8位处理器的分析，和源代码，VHDL语言设计，经过测试
2015-04-28 10:48:01
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本人想要VHDL的步进电机控制代码
2015-06-11 00:00:01
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binary, DVB-RCS code
* Soft Output Viterbi Algorithm
* MyHDL cycle/bit accurate model
* Synthesizable VHDL
2015-07-10 10:58:01
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乘法器，用VHDL语言编码，可能对你用处不是很大，但做为参考还是很大用处的
2014-01-19 00:32:18
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计数器，用VHDL语言编码，可能对你用处不是很大，但做为参考还是很大用处的
2015-09-23 20:06:01
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分频器，用VHDL语言编码，可能对你用处不是很大，但做为参考还是很大用处的
2013-12-21 03:07:04
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本程序以Modelsim为开发平台，采用VHDL为开发语言，实现了简单的全加器．适合初学Modelsim的同行
2013-12-28 06:30:01
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利用触发器实现的，8位半加器的VHDL语言实现，适用于altera系列FPGA
2016-01-27 10:45:02
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相位差测试，频率测试、频率计数器、闸门控制器、显示译码控制的vhdl程序
2014-08-29 15:30:22
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38译码器的设计，使用vhdl设计译码器，可以下载到开发板上看结果
2013-12-17 07:31:12
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次源码实现一个扩频接收机系统，用VHDL语言编写，并且有完整得测试程序
2016-09-06 00:59:02
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用于FPGA的变长编码算法的HDL编码，包括VHDL及Verilog代码。可用于JPEG及MPEG压缩算法。
2013-12-06 11:47:01
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