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文章介绍了有限脉冲响应(FIR ) 数字滤波器的结构特点和基本原理，提出了一种基于FPGA的高效实现方案 该方案用 matlab工具确定滤波器的系数，然后用 VHDL语言实现了16阶常系数 滤波器，并用
2025-05-29 11:20:01
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设计中从LCD技术参数着手，通过对显示驱动系统结构与工作原理的研究，设计出显示控制系统的框图及各功能模块的VHDL程序，通过单片机系统配置FPGA芯片，控制LCD显示相应的汉字和图形。
2013-04-24 16:38:23
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设计中从LCD技术参数着手，通过对显示驱动系统结构与工作原理的研究，设计出显示控制系统的框图及各功能模块的VHDL程序，通过单片机系统配置FPGA芯片，控制LCD显示相应的汉字和图形。
2013-05-24 05:30:01
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借助Quartus IⅡ软件、运用VHDL语言仿真，完成了基于FPGA的三角波调制信号的产生。重点研究了基于FPGA的信号处理的设计，给出了设计的流程图。
2022-08-19 03:20:02
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同时，QuickWorks 9.8还包括的新的功能有：集成Precision Synthesis 综合工具：VHDL和Verilog综合可对QuickLogic器件进行优化，为RTL和FPGA设计提供内置的电路图观察功能
2023-04-16 18:10:03
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设计中从LCD技术参数着手，通过对显示驱动系统结构与工作原理的研究，设计出显示控制系统的框图及各功能模块的VHDL程序，通过单片机系统配置FPGA芯片，控制LCD显示相应的汉字和图形。
2023-10-08 18:50:01
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设计中从LCD技术参数着手，通过对显示驱动系统结构与工作原理的研究，设计出显示控制系统的框图及各功能模块的VHDL程序，通过单片机系统配置FPGA芯片，控制LCD显示相应的汉字和图形。
2024-03-10 15:00:01
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本文使用VHDL描述了用8级反馈移位寄存器产生255位脉冲编码信号、用查找表法实现信标信号生成及用分段查表结合分布式算法实现128阶FIR数字滤波器的过程，其中查找表初始化数据文件的生成、参考m序列与编码
2023-10-31 14:20:01
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所有功能的实现全部采用VHDL 进行描述。
2013-10-20 13:52:01
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本乘法器可以作为嵌入式CPU内核的乘法单元，整个设计用VHDL语言实现。
2013-12-23 00:03:12
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其中两个项目自己做的：一个是雷达模拟跟踪，基于FPGA/CPLD的，里面包含了PCB和VHDL码，还有一个是SDIO的驱动程序（包括PCB原理图，SDIO协议方面的资料还有就是源码，这项目可用），还有一些嵌入式方面的资料
2013-12-25 11:43:01
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This project is VHDL implementation of LMS learning algorithm with pipelined architecture. so this implementation
2013-12-08 18:46:35
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内容摘要：在简单介绍算术编码和自适应算术编码的基础上，介绍了利用FPGA器件并通过VHDL语言描述实现自适应算术编码的过程。
2014-08-10 04:45:02
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其中两个项目自己做的：一个是雷达模拟跟踪，基于FPGA/CPLD的，里面包含了PCB和VHDL码，还有一个是SDIO的驱动程序（包括PCB原理图，SDIO协议方面的资料还有就是源码，这项目可用），还有一些嵌入式方面的资料
2022-12-12 19:00:02
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目前以硬件描述语言(Verilog 或 VHDL)所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。
2024-09-06 11:30:01
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通过Matlab中的Hamming窗设计方法确定了20阶FIR滤波器的响应系数，然后在VHDL中用Process声明实现了该滤波器，并对滤波器进行了滤波仿真，结果表明所设计的FIR滤波器符合设计要求。
2025-04-13 03:10:01
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在Quartus II环境下，通过以VHDL语言仿真试验，得出Xmodem协议中CRC校验，以多字节循环并行CRC算法能够满足高速实时性要求的结论。
2013-11-18 20:32:02
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在Quartus II环境下，通过以VHDL语言仿真试验，得出Xmodem协议中CRC校验，以多字节循环并行CRC算法能够满足高速实时性要求的结论。
2013-10-09 05:28:01
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假设生成了一个 asyn_fifo 的核，则
asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Template->COREGEN 中找到
verilog/VHDL
2014-01-05 20:52:10
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下面我们介绍分频器的 VHDL 描述，在源代码中完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16 分频。 这也是最简单的分频电路，只需要一个计数器即可。
2015-08-25 10:08:01
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