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binary, DVB-RCS code
* Soft Output Viterbi Algorithm
* MyHDL cycle/bit accurate model
* Synthesizable VHDL
2015-07-10 10:58:01
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三八译码器的源代码，在quartus II 6.0中进行进行设计的，有vhdl源代码
2015-09-05 20:35:01
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乘法器，用VHDL语言编码，可能对你用处不是很大，但做为参考还是很大用处的
2014-01-19 00:32:18
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计数器，用VHDL语言编码，可能对你用处不是很大，但做为参考还是很大用处的
2015-09-23 20:06:01
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分频器，用VHDL语言编码，可能对你用处不是很大，但做为参考还是很大用处的
2013-12-21 03:07:04
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本程序以Modelsim为开发平台，采用VHDL为开发语言，实现了简单的全加器．适合初学Modelsim的同行
2013-12-28 06:30:01
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利用触发器实现的，8位半加器的VHDL语言实现，适用于altera系列FPGA
2016-01-27 10:45:02
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相位差测试，频率测试、频率计数器、闸门控制器、显示译码控制的vhdl程序
2014-08-29 15:30:22
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38译码器的设计，使用vhdl设计译码器，可以下载到开发板上看结果
2013-12-17 07:31:12
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次源码实现一个扩频接收机系统，用VHDL语言编写，并且有完整得测试程序
2016-09-06 00:59:02
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用于FPGA的变长编码算法的HDL编码，包括VHDL及Verilog代码。可用于JPEG及MPEG压缩算法。
2013-12-06 11:47:01
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对与单片机常用的功能看门狗，本程序用vhdl硬件语言实现次功能。
2013-12-08 08:19:20
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数字下变频器的matlab实现，一定的设计指标，可以用来知道vhdl程序设计
2017-01-03 00:02:02
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这是一个用FPGA控制PS2接口的程序，里面用VHDL语言编写，希望大家踊跃下载！
2017-02-11 00:49:02
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步进电机控制，直流电机控制，加法器，状态机等等经典的VHDL例子程序。
2013-12-24 18:33:08
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4位二进制加法器，vhdl实现,外带译码器部分，清晰简洁，可读性好
2017-07-03 20:51:02
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一个时钟计数器，用VHDL语言编写，有24进制，60进制功能，能在实验平台上运行，
2013-12-29 05:03:01
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基于Quartus II的十进制加法计数器的项目设计，包含了项目文件和VHDL源代码
2014-01-24 12:55:01
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ppm是通信类系统比较重要的前段部件，本设计只给出vhdl的代码实现，并给出测试。
2013-12-29 21:49:01
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VHDL语言编程，实现数字逻辑电路点阵风扇，北京邮电大学数字逻辑电路实验
2016-05-21 11:25:59
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