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在分析了所需要的资源的基础上，课题决定采用Altera的Cyclone EP1C12 FPGA设计视频信号处理模块，在Quartus II和modelsim平台下，用Verilog HDL语言开发。
2023-09-29 07:20:01
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在控制系统构成上，以Altera的Cyclone系列FPGA为核心部件，应用QuartusⅡ图形输入与Verilog：HDL相结合进行FPGA设计；以K型热电偶为测温传感器、SBWR温度变送器为变送模块
2023-09-29 22:40:02
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应用Ouartus Ⅱ图形输入与Verilog HDL语言相结合设计实现了PID控制器，用Modelsim仿真验证了设计结果的正确性，用Synplify Pro进行电路综合，在Quaitus Ⅱ软件中实现布局布线
2023-10-02 14:20:01
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(2)用Verilog HDL语言实现了CCSDS编码器，实现了CCSDS编码器较完整的功能，详细介绍了位平面编码实现部分。该编码器支持图像的有损和无损压缩，支持码率和图像质量可调。
2023-10-02 14:40:02
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最后，使用FPGA和硬件描述语言Verilog HDL开发出了MVB一类设备。
2023-10-04 19:10:01
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最后，使用FPGA和硬件描述语言Verilog HDL开发出了MVB一类设备。
2024-04-06 17:40:01
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(2)用Verilog HDL语言实现了CCSDS编码器，实现了CCSDS编码器较完整的功能，详细介绍了位平面编码实现部分。该编码器支持图像的有损和无损压缩，支持码率和图像质量可调。
2024-05-06 13:20:01
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●采用Verilog设计了SI信息提取与重构的硬件平台，并用c语言实现了SDT表的提取与重构算法，在FPGA中成功实现了动态分配内存空间。
2013-08-03 03:20:01
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●采用Verilog设计了SI信息提取与重构的硬件平台，并用c语言实现了SDT表的提取与重构算法，在FPGA中成功实现了动态分配内存空间。
2013-06-10 09:20:01
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●采用Verilog设计了SI信息提取与重构的硬件平台，并用c语言实现了SDT表的提取与重构算法，在FPGA中成功实现了动态分配内存空间。
2023-10-03 11:20:01
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●采用Verilog设计了SI信息提取与重构的硬件平台，并用c语言实现了SDT表的提取与重构算法，在FPGA中成功实现了动态分配内存空间。
2024-03-18 18:30:01
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10. viterbi decoder , use verilog HDL language..
11. 三星ARM试验箱.
12. USB JTAG 卡.
2015-04-24 09:50:56
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设计流程经过规划，能够快速适应可参数赋值接口的设计更改，其工作环境包括来自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高级模块库，支持FPGA设计人员比传统HDL
2014-12-28 10:55:02
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设计流程经过规划，能够快速适应可参数赋值接口的设计更改，其工作环境包括来自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高级模块库，支持FPGA设计人员比传统HDL
2015-01-01 10:57:01
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收发系统均是在Ouartus Ⅱ 8．0环境下，通过编写Verilog HDL代码和调用Altera IP core加以实现。
2013-04-24 16:38:21
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将CCD技术应用于位置测量可以实现高精度和非接触测量的要求；运用FPGA实现CCD芯片的驱动具有速度快、稳定高等优点：模数转换之后的数据没有采用专用存储芯片进行存储，而采用FPGA硬件开发平台和Verilog
2013-06-08 04:40:01
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本文整个的设计均使用Verilog HDL硬件描述语言进行RTL级代码的编写，并通过VCS软件进行功能仿真，使用Verdi软件对仿真波形进行检查以及代码优化。
2023-09-13 10:10:01
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收发系统均是在Ouartus Ⅱ 8．0环境下，通过编写Verilog HDL代码和调用Altera IP core加以实现。
2023-09-26 21:20:01
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对以上设计，采用Verilog HDL语言实现它们的RTL级的设计，并且在Modelsim环境下建立测试平台，完成了仿真验证。
2023-09-29 01:00:01
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将CCD技术应用于位置测量可以实现高精度和非接触测量的要求；运用FPGA实现CCD芯片的驱动具有速度快、稳定高等优点：模数转换之后的数据没有采用专用存储芯片进行存储，而采用FPGA硬件开发平台和Verilog
2023-10-01 06:10:01
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