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视频压缩采用LZW无损压缩算法，用Verilog语言设计了压缩模块和解压缩模块，利用Xilinx公司的IP核生成工具Core Generator生成FIFO来缓存压缩/解压缩单元的输入输出数据，光纤线路码采用
2013-06-27 10:20:01
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输入法之间做出比较,决定选用HDL输入法.第三章描述了具体的设计过程和设计手段,首先将简易计算机划分为运算器、CPU控制器、存储器、键盘接口和显示接口以及系统控制器,然后再往下分为下层子模块.输入法的语言使用的是Verilog
2013-05-21 04:00:01
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椭圆曲线上的运算和有限域上的运算.模块划分之后,利用自底向上的设计思路,主要针对有限域上的乘法运算进行了重要的改进,并对加法群中的标量乘运算的算法进行了分析、证明,以达到面积优化和快速执行的效果.具体设计中,采用硬件描述语言Verilog
2013-05-24 05:40:01
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为硬件实现奠定了理论基础.论文在研究了小波核心算法MALLAT算法的基础上,以直观的图形方式描述了算法的流程图;并由此提出了基于VLSI的电路模块架构.根据上述模块结构,对相关模块进行了硬件描述语言(VERILOG-HDL
2013-06-27 16:40:01
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最后通过使用编写'Verilog程序和调用部分lP Core相结合的方法完成数字下变频各个模块的设计并完成仿真和调试。结果表明设计的思想和结构是正确的，在下一步工作中主要完成系统的板级调试。
2013-04-24 16:38:35
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采用Verilog HDL实现了这些模块，并在Quartus Ⅱ中进行了综合、仿真、验证。
2013-06-11 15:40:01
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视频压缩采用LZW无损压缩算法，用Verilog语言设计了压缩模块和解压缩模块，利用Xilinx公司的IP核生成工具Core Generator生成FIFO来缓存压缩/解压缩单元的输入输出数据，光纤线路码采用
2013-04-24 16:38:37
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视频压缩采用LZW无损压缩算法，用Verilog语言设计了压缩模块和解压缩模块，利用Xilinx公司的IP核生成工具Core Generator生成FIFO来缓存压缩/解压缩单元的输入输出数据，光纤线路码采用
2023-06-10 12:20:04
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使用Verilog语言设计了FM24读写IP软核，实现外部存储器的高速读写，经过功能验证后集成入本系统中。
2023-06-12 17:20:12
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为硬件实现奠定了理论基础.论文在研究了小波核心算法MALLAT算法的基础上,以直观的图形方式描述了算法的流程图;并由此提出了基于VLSI的电路模块架构.根据上述模块结构,对相关模块进行了硬件描述语言(VERILOG-HDL
2023-06-15 02:50:06
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视频压缩采用LZW无损压缩算法，用Verilog语言设计了压缩模块和解压缩模块，利用Xilinx公司的IP核生成工具Core Generator生成FIFO来缓存压缩/解压缩单元的输入输出数据，光纤线路码采用
2023-06-27 00:40:02
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本文首先分析了容栅式数显卡尺各组成部分的工作原理，并采用模拟硬件描述语言Verilog-A对容栅传感器的结构及行为进行了建模与仿真，应用于芯片的数据处理，然后，根据容機系统的性能要求，进行了逻辑电路的设计
2023-09-13 12:30:01
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本文以设计固态硬盘控制芯片IDE接口部分为项目背景，通过可编程逻辑器件FPGA，基于ATA协议并使用硬件编程语言verilog，设计了一个位于设备端的IDE控制器。
2023-09-26 02:50:01
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使用Verilog HDL硬件描述语言对上述各个模块进行RTL级描述，并用Synplify Pro进行综合。最后，在ModelSim中对各个模块进行了布线后仿真和验证。
2023-09-26 03:30:02
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论文采用状态机控制及Verilog语言描述实现了串行的算术编码，在ISE9.1上编译综合，用Modelsim软件对代码进行了仿真，将编码仿真结果与JPEG2000开源C代码运行结果及其他文献中结果进行对比
2023-09-26 16:50:01
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设计中采用编写Verilog程序和使用IP核相结合的办法，实现了新的联合同步算法，并且通过简化结构，避免了信道估计算法中的繁琐除法。
2023-09-26 20:20:02
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本设计使用Verilog HDL对各模块进行了RTL级描述，并使用Quartus II7.2进行了逻辑仿真，最后使用Altera公司的FPGA芯片来进行验证。
2023-09-29 05:00:02
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全部设计采用Verilog语言描述，最大迭代次数为31次，译码器的时钟频率为120MHz。
2023-09-30 03:20:02
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⑷以Virtex-4系列XC4VFX12型号的FPGA芯片为核心完成了系统的电路设计，用Verilog HDL语言，完成了所有的逻辑代码设计。
2023-10-01 11:30:01
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本文中，采用自顶向下的设计方法将人脸检测系统分成若干个子模块，然后对每个子模块进行详细的设计和说明，给出了每个子模块的硬件架构、状态转换以及verilog实现后的仿真波形。
2023-10-02 11:20:02
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