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内容包括 11本 从零开始学电子丛书:
【从零开始学电子丛书】从零开始学CPLD和Verilog+HDL编程技术
【从零开始学电子丛书】从零开始学单片机C语言
2022-07-25 14:30:02
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本设计中，FPGA芯片的设计
和与控制芯片的接口设计是一个难点，本文利用Altera的设计工具Quartus IⅡ
并结合Verilog-HDL
2022-08-10 21:00:02
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在Quartus II环境下，采用模块化设计思想，借助Verilog语言及调用FPGA内部IP核完成了系统逻辑设计，包括：12C配置模块、有效数据提取模块、灰度分量提取模块、帧缓存模块、图像算法处理模块
2023-06-03 06:20:07
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其次设计了基于WinCE操作系统的图像采集、GPIO、PWM、外中断EINT-19的流接口驱动程序；同时设计了基于WinCE操作系统的图像采集及压缩、网络通信、车模速度采集的应用程序；FPGA内部逻辑电路采用Verilog
2023-06-04 16:10:02
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使用Verilog硬件描述语言设计并实现了FPGA内部采集数据管理、数据管理寄存器和FIFO数据缓冲队列等模块电路。利用ModelSim对PCI系统进行了仿真。
2023-06-13 04:50:16
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FieldProgrammableGateArray)的设计方法及其典型的设计流程，并对VHDL(VeryHighSpeedIntegretedCircuitHardwareDescriptionLanuage)硬件描述语言和Verilog
2023-06-15 08:30:04
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最后介绍了论文采用的事物级模型与Verilog HDL协同仿真的方法和系统的控制过程，通过仿真结果的比较，验证了利用二进制翻译模块实现X86指令执行的可行性和优化后的架构较适合于X86翻译系统的应用。
2023-06-20 17:50:07
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具体设计中，FPGA使用了Xilinx公司的Spartan-3-XC3S400，软件平台为ISE9.0，使用Verilog HDL语言进行编译并在ISE Simulator中进行了仿真。
2023-09-25 23:00:02
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采用了Verilog硬件描述语言对JPEG基本模式硬件解码器的各主要模块进行设计实现，并给出了功能仿真波形图及测试结果。
2023-09-26 01:50:01
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整个系统设计、仿真及验证是在QuartusII软件平台下，用Verilog HDL编程实现的，并在以Altera公司的EP2C8Q208C8芯片为核心设计的硬件平台上得到了验证。
2023-09-26 20:30:01
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最后，运用Verilog HDL编程语言在QUARTUSⅡ软件平台上，完成了码率1/2的一类通用LDPC码编码器和基于BP based算法的并行译码的译码器的硬件设计，并利用Signal TapⅡ在电路板上得到了验证
2023-09-30 04:30:01
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各模块采用Verilog HDL语言进行编写。并通过仿真对系统功能进行了验证，达到了提高系统性能的要求。 RS485是一种具有高抗干扰能力、适合远距离的通信方式。
2023-09-30 23:50:01
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使用Verilog硬件描述语言设计并实现了FPGA内部采集数据管理、数据管理寄存器和FIFO数据缓冲队列等模块电路。利用ModelSim对PCI系统进行了仿真。
2023-10-02 01:10:02
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本文中的主控制器采用Verilog HDL作为硬件描述语言，系统在Quartus Ⅱ 6.0，Modelsim SE 6.0软件平台下开发，采用FPGA可编程芯片，让整个系统拥有了较大的灵活性，不仅提高了数字接口的转换速度
2023-10-02 02:40:01
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论文的工作重点主要有以下几个方面的内容：FPGA及Verilog HDL语言的研究，以及通过FPGA实现ATA协议和IDE接口。
2023-10-02 04:50:01
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在对硬件描述语言以及FPGA设计流程深入理解的基础上，利用Verilog语言实现了双环PI控制器和PWM发生电路的数字化，使得有源电力滤波器补偿精度提高，有更好的可修改性，可使用于很多不同的非线性负载。
2023-10-02 21:40:02
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并在Altera QuartusⅡ 6.0集成开发环境下，采用Verilog HDL语言和调用Altera IP Core单元加以实现。 此外，为验证方案的可行性，本课题从软、硬件两方面对其进行测试。
2023-10-03 08:30:01
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设计选用硬件描述语言Verilog HDL，在开发工具QuartusII 中完成软核的综合、布局布线、汇编，并最终在QuartusII 和Active-HDL 中进行时序仿真验证。
2023-10-03 09:10:01
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在ⅡR实现方面，本文采用Verilog HDL语言编写了相应的硬件实现程序，将内置SignalTap Ⅱ逻辑分析器的ⅡR设计下载到FPGA芯片，并利用Altera公司的SignalTap Ⅱ逻辑分析仪进行了定性测试
2023-10-03 16:50:01
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本文使用硬件描述语言Verilog，以RedLogic的RVDK开发板作为硬件平台，在开发工具OUARTUS2 6.0和MODELSIM SE 6.1B环境中完成软核的设计与仿真验证。
2023-10-05 03:40:01
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