软件设计采用模块化设计方法,使得程序易
于调试和维护,利用Verilog HDL语言实现数据处理、LCD显示、阈值设定及报警等各功
2022-08-11 22:30:01
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它支持Verilog、VHDL以及他们的混合仿真,它可以将整个程序分步执行,使设计者直接看到他的程序下一步要执行的语句,而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值,可以在Dataflow
2013-06-25 10:10:01
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静态图象压缩算法基本模式标准的图象压缩芯片.在简要介绍JPEG基本模式标准和FPGA设计流程的基础上,针对JPEG基本模式硬件编码器传统结构的缺点,提出了一种新的改进结构.JPEG基本模式硬件编码器改进结构的设计思想、设计结构和Verilog
2013-04-24 16:38:33
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