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本论文采用自上而下（Top-To-Down）和模块化的设计方法，使用FPGA和硬件描述语言（VHDL和Verilog HDL）设计了一个PCI接口核，并通过自行设计的试验板对其进行验证。
2024-05-28 10:20:01
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整个设计使用Verilog HDL，硬件开发语言，在ISE 10.0仿真软件环境下开发，采用Xilinx Virtex-II Pro FPGA.硬件平台上进行了实现，并给出了该系统与PC机的性能比较。
2024-06-03 09:50:01
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协议主要传输模式所必须遵循的时序要求，并概括了IDE控制器设计的要点和难点；第二：论文设计了IDE控制器的总体功能框架，将IDE控制器从功能上分为寄存器部分、顶层控制模块、异步FIFO模块、PIO控制模块、UDMA控制模块以及CRC
2013-07-31 04:40:01
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单片机实现接触式IC卡读写
第19章 单片机实现非接触式IC卡读写
第四篇 信号与算法实现
第20章 单片机实现智能信号发生器
第21章 单片机实现步进式PWM信号输出
第22章 单片机实现CRC
2023-03-16 10:30:03
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协议主要传输模式所必须遵循的时序要求，并概括了IDE控制器设计的要点和难点；第二：论文设计了IDE控制器的总体功能框架，将IDE控制器从功能上分为寄存器部分、顶层控制模块、异步FIFO模块、PIO控制模块、UDMA控制模块以及CRC
2023-09-26 02:50:01
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幸运的是，即使你不会51单片机，Ration也可以带领你彻底征服这个看似复杂实则简单的单片机
不管是什么单片机，本质上都一样，对外表现为N个引脚，用引脚的高低电平变化来完成各种控制通信工作。
2022-04-02 20:30:01
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从调试到现在已经烧毁了5片stm32都是cpu短路，等有空查查是什么原因。
2022-06-10 17:30:01
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使用Verilog HDL硬件描述语言对上述各个模块进行RTL级描述，并用Synplify Pro进行综合。最后，在ModelSim中对各个模块进行了布线后仿真和验证。
2013-07-18 13:50:01
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本文针对用通用DSP 芯片实现的自适应滤波器处理速度低和用HDL语言编写底层代码用FPGA实现的自适应滤波器开发效率低的缺点，提出了一种基于DSP Builder系统建模的设计方法。
2013-06-01 18:30:01
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模块划分之后,利用自底向上的设计思路,主要针对有限域上的乘法运算进行了重要的改进,并对加法群中的标量乘运算的算法进行了分析、证明,以达到面积优化和快速执行的效果.具体设计中,采用硬件描述语言Verilog HDL
2013-05-24 05:40:01
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采用Verilog HDL实现了这些模块，并在Quartus Ⅱ中进行了综合、仿真、验证。
2013-06-11 15:40:01
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在此基础上，本文使用硬件描述语言Veillog HDL，在QuartusⅡ和ModelSim软件平台上实现各功能模块，并通过模块级和系统级功能仿真以及时序仿真验证，最终在现场可编程门阵列(Field Programmable
2013-06-18 18:00:02
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使用Verilog HDL硬件描述语言对上述各个模块进行RTL级描述，并用Synplify Pro进行综合。最后，在ModelSim中对各个模块进行了布线后仿真和验证。
2023-09-26 03:30:02
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本设计使用Verilog HDL对各模块进行了RTL级描述，并使用Quartus II7.2进行了逻辑仿真，最后使用Altera公司的FPGA芯片来进行验证。
2023-09-29 05:00:02
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⑷以Virtex-4系列XC4VFX12型号的FPGA芯片为核心完成了系统的电路设计，用Verilog HDL语言，完成了所有的逻辑代码设计。
2023-10-01 11:30:01
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在此基础上，本文使用硬件描述语言Veillog HDL，在QuartusⅡ和ModelSim软件平台上实现各功能模块，并通过模块级和系统级功能仿真以及时序仿真验证，最终在现场可编程门阵列(Field Programmable
2023-10-02 19:30:02
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采用Verilog HDL实现了这些模块，并在Quartus Ⅱ中进行了综合、仿真、验证。
2023-10-02 22:20:01
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本文针对用通用DSP 芯片实现的自适应滤波器处理速度低和用HDL语言编写底层代码用FPGA实现的自适应滤波器开发效率低的缺点，提出了一种基于DSP Builder系统建模的设计方法。
2023-10-31 11:20:01
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在分析和研究算法原理的基础上,结合DES/3DES加密算法的自身特征,采用多级流水线结构设计,实现了加密数据的线速输出,大大提高了性能.结合Altera公司APEX20K的FPGA产品结构特征和Verilog HDL
2024-01-19 11:00:01
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模块划分之后,利用自底向上的设计思路,主要针对有限域上的乘法运算进行了重要的改进,并对加法群中的标量乘运算的算法进行了分析、证明,以达到面积优化和快速执行的效果.具体设计中,采用硬件描述语言Verilog HDL
2024-01-25 11:20:02
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