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VHDL实验之一位全加器，基本实验有助于初学者入门！
2025-03-29 07:10:02
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能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器的方框图。图2为半加器原理图。其中：A、B分别为被加数与加数，作为电路的输入端；S为两数相加产生的本位和，它和两数相加产生的向高位的进位C一起作为电路的输出。
2025-04-01 01:20:02
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实现一个简单的以太网测试仪，输入输出都已经简化为最简的理想模型
2025-04-26 15:10:01
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基于VHDL的8位除法器的实现,The Design of 8 Division With VHDL
2025-05-10 04:00:02
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利用FPGA芯片和VHDL语言生成可调三角波的源程序
2025-06-07 18:00:02
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比特币SHA-256算法的VHDL实现，专为硬件设计工程师提供。这份资料详细展示了如何在FPGA或ASIC中高效实现SHA-256哈希函数，适用于加密货币和区块链技术开发。
2025-12-18 14:55:24
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本书比较系统地介绍了 VHDL 的基本语言现象和实用技术。全书以实用和可操作为基点，简洁而又不失完整地介绍了 VHDL 基于 EDA 技术的理论与实践方面的知识。
2025-12-19 09:30:36
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十六进制的七段数码管的现实，在硬件实验中通过开关控制可以显示从0到F的十六进制数
2025-12-25 09:06:59
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适用于FPGA开发与数字系统设计的实践指南，涵盖VHDL语言基础及电路逻辑实现方法。适合从事硬件开发与嵌入式系统设计的技术人员参考。
2026-01-12 14:35:30
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适用于数字逻辑课程设计与电子项目开发，基于VHDL实现的音乐播放器系统，具备完整架构和可扩展性，便于快速上手并用于实际教学或毕业设计场景。
2026-01-19 09:06:56
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难得一见的8X8点阵显示VHDL实现，采用三维数组存储字模，支持CON端口切换数字4或9。技术细节完整，适合FPGA开发学习。
2026-01-24 21:35:24
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发都通常都使用典型场景(scenarios)来理解一个系统的需要是什么和系统是怎样工作的。不幸的是，尽管开发都已经这样做了，但它极少用有效的形式归档。
2017-09-05 10:13:02
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一个vhdl实现的测频计,开发环境为任何支持vhdl语言的厂商提供的开发环境
2014-07-31 09:59:02
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VDHL语言与电路设计, 书中给出了很多VHDL的例子, 不可多得的VHDL设计的好书
2013-12-25 18:32:11
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SD卡读写的VHDL
VHDL Source Files in Smartcard:
Top.vhd - top level file
smartcard.vhd
conver2ascii.vhd
2016-03-15 20:58:02
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用VHDL编的两位BCD加法器用VHDL编的两位BCD加法器
2016-07-12 00:37:01
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5个模数转换器adc的vhdl源码
5个模数转换器adc的vhdl源码
2014-12-22 00:48:01
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用VHDL进行DSP5416开发板的复位
用VHDL进行DSP5416开发板的复位
2014-01-20 07:35:13
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VHDL与数字电路设计开发手册书籍资料VHDL与数字电路设计开发手册书籍资料
2017-03-14 10:31:02
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CPLD VHDL 数码管程序 流水灯程序 时钟程序CPLD VHDL 数码管程序 流水灯程序 时钟程序
2014-01-03 05:54:11
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