用户接口Wishbone bus 接口，

驱动LPC master去主动访问 slave 寄存器表（地址可更改）

读取到寄存器封装到用户层

可按要求更改设计

该文档为用FPGA实现SRAM读写控制的Verilog代码讲解资料，讲解的还不错，感兴趣的可以下载看看…………………………

该文档为基于FPGA的UART设计的Verilog实现程序简介文档，是一份很不错的参考资料，具有较高参考价值，感兴趣的可以下载看看………………

用verilog语言编写UART串口，并附有测试文件

2022-02-03 21:00:01 下载 3 查看 9,420

用verilog编写的抢答器实验设计，适合新手学习参考

椭圆曲线加解密算法的verilog实现，帮助初学者有效理解ECC算法。

利用Verilog设计的16位CPU的设计案例，适合感兴趣的学习者学习，可以提高自己的能力，大家可以多交流哈

2022-05-16 10:00:03 下载 8 查看 270

ALTERA关于CCD的一些verilog实验程序，适合感兴趣的学习者学习，可以提高自己的能力，大家可以多交流哈

比较好的Verilog教程。适合初学者。比较详细，比较容易理解

让你从另一个角度看待verilog建模，感受FPGA开发的乐趣

   国外经典verliog教程，深入电路内部结合电路学习verliog，通过数字电路本质来理解和学习verliog语言，

才是符合数字逻辑学习规律。

基于verilog的DS18B20的代码，用于读取DS18B20的数据并在FPGA开发板上显示

硬件描述语言Verilog，初学者使用

本例程实现8阶滤波器，9个系数，由于系数的对称性，h(0)=h(8)，h1(1)=h(7)，h(2)=h(6)，h(3)=h(5)，h(4)为中间单独一个系数。

实现框图：

推导出当系数N为偶数时,例如N=4：y(n)=h(0)*{x(0)+x(n-3)}+h(1)*{x(n-1)+x(n-2)}

当系数N为奇数时，例如N=5：y(n)=h(0)*{x(0

此书为verilog经典教材，书中列举大量verilog代码实例来讲授理论，非常实用的一本书。

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