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基于FPGA的viterbi设计及Verilog代码
viterbi译码算法是一种卷积码的解码算法。优点不说了。缺点就是随着约束长度的增加算法的复杂度增加很快。约束长度N为7时要比
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The Verilog Hardware Description Language, 5th Ed
The Verilog Hardware Description Language, 5th Ed
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完整的经过验证的IIC MASTER（verilog ）
完整的经过验证的IIC MASTER（verilog ），完整的经过验证的IIC MASTER（verilog ）
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JPEG硬件解码器设计 verilog实现
JPEG硬件解码器设计 verilog实现
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数字电路设计与Verilog HDL
本书首先概述了数字集成电路发展的历史与未来，指出了硬件描述语言 ( HDL) 在设计数字电路中所起的作用，并系统概
要地讲解了Verilog HDL的语法要点。