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br/>·高效D类操作
-大于90%的功率效率与低空闲损失组合在一起大大减少了散热片尺寸
-高级调制系统·多重开关频率-AM干扰防止
-主器件/从器件同步
-高达1.2MHz
2022-04-08 02:00:02
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最后，本论文采用035 um TSMCCMOS工艺设计H桥升压/降压DCDC转换器，可输入电压范围是2.7-52V，VFB为1.2V，开关频率范围为300KHz-2MHz，输出最大电流为600mA。
2022-04-08 06:00:02
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可通过外部电阻在 200kHz 至 2.2MHz 范围内调节 PWM 模式下的开关频率。TPS61088 还实现了可编程的软启动功能和可调节的开关峰值电流限制功能。
2022-06-15 16:00:01
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本文设计并实现了一种基于AD936]的软件无线电硬件平台，该平台工作频率为70MHz至6GHz，包含完整的发射和接收功能，具有多种工作模式，多种应用场景的特点。
2022-07-11 11:20:02
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条指合-大多数指合的执行时间为单个时钟周期
-32×8通用工作寄存器
-全静态操作
-工作于20MHz
2022-08-12 08:50:02
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最后，在Modelsim环境下建立测试平台，完成了对整个设计的RTL级的仿真验证，并针对Altera公司的FPGA芯片stratixⅡ系列的EP2S60-4器件进行优化，从而使工作频率最终达到134MHz
2023-06-13 08:50:08
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Ubuntu10.04系统下编写和调试MIPI-DSI设备驱动，实现对LCD模块的控制，并且利用MTK智能手机平台进行了验证，以两个数据通道总共6根线点亮了480× 854分辨率的液晶屏，时钟频率为234MHz
2023-09-13 09:10:01
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对所设计的FFT处理器用QuartusⅡ软件综合后时钟频率达到了100MHZ以上，满足了实时信号处理的要求；用ModelSim仿真软件及Matlab软件进行了仿真测试结果验证了该设计的正确性。
2023-09-26 03:00:01
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使用ModelSim SE6.0对各种模式的译码器进行全面仿真验证，Xilinx ISE8.2i时序分析报告表明译码器布局布线后最高译码速度可达200MHz。
2023-09-27 09:30:01
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整个系统能够运行的最高时钟频率为113MHz，能够实现高速数字信号处理需求。
2023-09-28 20:10:01
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整个帧内预测实现占用11750个Slice，时钟频率达到100MHZ以上，完全满足高清实时编码器的要求。
2023-09-28 23:00:01
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在50Mhz时钟频率下仿真表明：点乘模块占用三万个逻辑资源，运算速度达到462.234Kbit/s；伪随机数生成器生成有效数据的最小速度是4.38 Mbit/s；点加，模乘，模逆运算速度分别是24.23Mbit
2023-09-29 04:20:02
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当目标器件为Altera公司的Cyclone时，一维小波变换电路总共消耗214个LE，最高频率达到153MHz。
2023-10-05 19:50:02
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最后，在Modelsim环境下建立测试平台，完成了对整个设计的RTL级的仿真验证，并针对Altera公司的FPGA芯片stratixⅡ系列的EP2S60-4器件进行优化，从而使工作频率最终达到134MHz
2023-10-08 02:20:02
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在目前可查询的基于FPGA技术实现AESCBC的设计中，最快的加/解密速度达到700Mbps/400MHZ。
2024-01-20 08:50:01
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ModelSim做功能验证和时序验证、Leonard 2002a做综合、QuartusⅡ做布局布线,然后在Altera公司的ACEX1k EP1k50208-3 FPGA验证板上进行验证,其工作频率设置为12MHz
2024-01-29 11:30:01
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当目标器件为Altera公司的Cyclone时，一维小波变换电路总共消耗214个LE，最高频率达到153MHz。
2024-03-04 18:10:01
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2、MCS51单片机和8051、8031、89C51等的关系我们平常老是讲8051，又有什么8031，现在又有89C51，它们之间究竟是什么关系?
2013-11-17 13:52:01
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第1 章 体系结构 ARM经典300问与答
第1 问:
Q:请问在初始化CPU 堆栈的时候一开始在执行mov r0, LR 这句指令时处理器是什么模式
2013-11-22 04:08:01
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经过仿真验证,本文所设计的FFT处理器芯片运行速度达到了100MHz,占用的FPGA门数为552806,电路的信噪比可以达到50dB以上,达到了高速高性能的设计要求。
2013-04-24 16:38:35
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