分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。
上传时间： 2016-06-14
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介绍了锁相环PLL的实现原理，可以为VHDL实现PLL提供参考。
上传时间： 2013-12-25
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关于在FPGA或CPLD锁相环PLL原理与应用,介绍用FPGA的分频技术.
上传时间： 2016-05-11
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锁相技术相关专辑 38册 209M最全面最权威的锁相环PLL原理与应用资料.rar
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上传时间： 2014-05-05
上传用户：时代将军
锁相环PLL原理与应用教程，讲的通俗易懂
上传时间： 2013-07-12
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锁相环PLL原理及应用，请需要的朋友下载
上传时间： 2016-08-23
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锁相环捕捉过程的定性分析 ppt
上传时间： 2013-07-25
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锁相环捕捉过程的定性分析 ppt
上传时间： 2013-07-12
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专辑类-数字处理及显示技术专辑-106册-9138M 锁相环捕捉过程的定性分析-26页-0.9M-ppt.ppt
上传时间： 2013-04-24
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XS128之锁相环PLL
上传时间： 2013-12-20
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