TMS320C6711的上电自检 This source code is ultimately used to create a jedec programming file used * to program the Flash ROM on the C6711 DSK.
标签： used programming ultimately source
上传时间： 2013-12-12
上传用户：wl9454
Update jedec Specification Common Flash Interface (CFI) JESD68.01 (Minor Revision to JESD68, September 1999)
标签： JESD Specification Interface Revision
上传时间： 2014-01-18
上传用户：shanml
Low Power Double Data Rate 3（LPDDR3） jedec官方标准共158页。
上传时间： 2022-04-12
上传用户：蓝天小雨
DDR3U jedec 官方标准文档
标签： jedec标准
上传时间： 2022-06-07
上传用户：bluedrops
DDR2 SDRAM是目前内存市场上的主流内存。除了通用计算机系统外，大量的嵌入式系统也纷纷采用DDR2内存，越来越多的SoC系统芯片中会集成有DDR2接口模块。因此，设计一款匹配DDR2的内存控制器将会具有良好的应用前景。 论文在研究了DDR2的jedec标准的基础上，设计出DDR2控制器的整体架构，采用自项向下的设计方法和模块化的思想，将DDR2控制器划分为若干模块，并使用Verilog HDL语言完成DDR2控制器IP软核中初始化模块、配置模块、执行模块和数据通道模块的RTL级设计。根据在设计中遇到的问题，对DDR2控制器的整体架构进行改进与完善。在分析了Altera数字PHY的基本性能的基础上，设计DDR2控制器与数字PHY的接口模块。搭建DDR2控制器IP软核的仿真验证平台，针对设计的具体功能进行仿真验证，并实现在Altera Stratix II GX90开发板上对DDR2存储芯片基本读/写操作控制的FPGA功能演示。 论文设计的DDR2控制器的主要特点是： 1.支持数字PHY电路，不需要实际的硬件电路就完成DDR2控制器与DDR2存储芯片之间的物理层接口，节约了设计成本，缩小了硬件电路的体积。 2.将配置口从初始化模块中分离出来，简化了具体操作。 3.支持多个DDR2存储芯片，使得DDR2控制器的应用范围更为广阔。 4.支持DDR2的三项新技术，充分发挥DDR2内存的特性。 5.自动DDR2刷新控制，方便用户对DDR2内存的控制。
上传时间： 2013-06-10
上传用户：ynzfm
ABEL设计软件是一种高级编译型可编程逻辑设计软件， 只需要输入符合语法规定的逻辑描述，就能设计各种不同类型 的PLD器件。这种软件可以对用户的逻辑设计进行语法检查、 逻辑化简、自动生成符合标准的jedec文件（“．JED”文件）， 还能将用户的设计要求与所选器件的功能相结合，分析检查用 户的设计目的是否切实可行，目前已经成为国际通用的PLD辅 助设计软件之一。
上传时间： 2013-08-02
上传用户：20160811
通用阵列逻辑GAL实现基本门电路的设计 一、实验目的 1.了解GAL22V10的结构及其应用； 2.掌握GAL器件的设计原则和一般格式； 3.学会使用VHDL语言进行可编程逻辑器件的逻辑设计； 4.掌握通用阵列逻辑GAL的编程、下载、验证功能的全部过程。 二、实验原理 1. 通用阵列逻辑GAL22V10 通用阵列逻辑GAL是由可编程的与阵列、固定（不可编程）的或阵列和输出逻辑宏单元（OLMC）三部分构成。GAL芯片必须借助GAL的开发软件和硬件，对其编程写入后，才能使GAL芯片具有预期的逻辑功能。GAL22V10有10个I/O口、12个输入口、10个寄存器单元，最高频率为超过100MHz。 ispGAL22V10器件就是把流行的GAL22V10与ISP技术结合起来，在功能和结构上与GAL22V10完全相同，并沿用了GAL22V10器件的标准28脚PLCC封装。ispGAl22V10的传输时延低于7.5ns，系统速度高达100MHz以上，因而非常适用于高速图形处理和高速总线管理。由于它每个输出单元平均能够容纳12个乘积项，最多的单元可达16个乘积项，因而更为适用大型状态机、状态控制及数据处理、通讯工程、测量仪器等领域。ispGAL22V10的功能框图及引脚图分别见图1-1和1-2所示。 另外，采用ispGAL22V10来实现诸如地址译码器之类的基本逻辑功能是非常容易的。为实现在系统编程，每片ispGAL22V10需要有四个在系统编程引脚，它们是串行数据输入(SDI)，方式选择(MODE)、串行输出(SDO)和串行时钟(SCLK)。这四个ISP控制信号巧妙地利用28脚PLCC封装GAL22V10的四个空脚，从而使得两种器件的引脚相互兼容。在系统编程电源为+5V，无需外接编程高压。每片ispGAL22V10可以保证一万次在系统编程。 ispGAL22V10的内部结构图如图1-3所示。 2.编译、下载源文件 用VHDL语言编写的源程序，是不能直接对芯片编程下载的，必须经过计算机软件对其进行编译，综合等最终形成PLD器件的熔断丝文件(通常叫做jedec文件，简称为JED文件)。通过相应的软件及编程电缆再将JED数据文件写入到GAL芯片，这样GAL芯片就具有用户所需要的逻辑功能。 3.工具软件ispLEVER简介 ispLEVER 是Lattice 公司新推出的一套EDA软件。设计输入可采用原理图、硬件描述语言、混合输入三种方式。能对所设计的数字电子系统进行功能仿真和时序仿真。编译器是此软件的核心，能进行逻辑优化，将逻辑映射到器件中去，自动完成布局与布线并生成编程所需要的熔丝图文件。软件中的Constraints Editor工具允许经由一个图形用户接口选择I/O设置和引脚分配。软件包含Synolicity公司的“Synplify”综合工具和Lattice的ispVM器件编程工具，ispLEVER软件提供给开发者一个简单而有力的工具。
上传时间： 2013-11-16
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The AT24C512 provides 524,288 bits of serial electrically erasable and programmable read only memory (EEPROM) organized as 65,536 words of 8 bits each. The device鈥檚 cascadable feature allows up to four devices to share a common two-wire bus. The device is optimized for use in many industrial and commercial applications where lowpower and low-voltage operation are essential. The devices are available in spacesaving 8-pin PDIP, 8-lead EIAJ SOIC, 8-lead jedec SOIC, 8-lead TSSOP, 8-lead Leadless Array (LAP), and 8-lead SAP packages. In addition, the entire family is available in 2.7V (2.7V to 5.5V) and 1.8V (1.8V to 3.6V) versions.
标签： electrically programmable provides erasable
上传时间： 2017-04-09
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MMC 4.1标准，源自jedec，对于MMC CARD读写有相当重要的指导意义。
上传时间： 2017-05-20
上传用户：asasasas
半导体器件 引线键合试验方法。
标签： jedec标准
上传时间： 2022-06-03
上传用户：yui0900826
